DSPTMS320F240芯片引脚与功能.doc

DSP第二次大作业
一、详细描述F240,F2812芯片引脚的符号与功能。
1、TMS320F240芯片引脚与功能
TMS320F240为TI公司所出品的定点式数字信号处理器芯片，具有强大的外围(64k I/O space、10 bit A/D Converter、Digital I/O peripheral) ，芯片内部采用了加强型哈佛架构(Enhanced Harvard Architecture)，由三个平行处理的总线─程序地址总线(PAB)、数据读出地址总线(DRAB)及数据写入地址总线(DWAB)，使其能进入多个内存空间。由于总线之操作各自独立，因此可同时进入程序及数据存储器空间，而两内存间的数据亦可互相交换，使得其具有快速的运算速度，几乎所有的指令皆可在50ns 周期时间内执行完毕，内部的程控以管线式的方式操作(Pipeline operation)，且使用内存映像的方式，使其整体的效能可达到20MIPS，因此非常适用于实时运转控制，而对于速度较慢的外围亦提供了wait-states 的功能。

其引脚及功能如下所示：
引脚号
符 号
功 能
引脚1
WE非
写启用,设备的下降沿是推动外部数据总线(D15 - D0)。数据可以通过外部设备锁住我们的前沿
引脚2
DVDD
数字I/O逻辑电源电压
引脚3
Vss
数字逻辑接地参考
引脚4
R/W
读/写信号R / W表示在沟通外部设备传输方向。它通常以读模式(高),除非低水平断言执行写操作
引脚5
BR非
总线请求
引脚6
STRB非
闸门选通脉冲。STRB总是高除非断言低表明外部总线周期。这是放置在高阻抗状态重置,断电,
引脚7
CVDD
数字核心逻辑电源电压
引脚8
CVSS
数字核心逻辑接地参考
引脚9
D0
并行数据总线D0（LSB）至D15（MSB）
引脚10
D1
并行数据总线D0（LSB）至D15（MSB）
引脚11
D2
并行数据总线D0（LSB）至D15（MSB）
引脚12
D3
并行数据总线D0（LSB）至D15（MSB）
引脚13
DVDD
数字I/O逻辑电源电压
引脚14
VSS
数字逻辑接地参考
引脚15
D4
并行数据总线D0（LSB）至D15（MSB）
引脚16
D5
并行数据总线D0（LSB）至D15（MSB）
引脚17
D6
并行数据总线D0（LSB）至D15（MSB）
引脚18
D7
并行数据总线D0（LSB）至D15（MSB）
引脚19
D8
并行数据总线D0（LSB）至D15（MSB）
引脚20
VSS
数字逻辑接地参考
引脚21
DVDD
数字I/O逻辑电源电压
引脚22
D9
并行数据总线D0（LSB）至D15（MSB）
引脚23
D10
并行数据总线D0（LSB）至D15（MSB）
引脚24
D11
并行数据总线D0（LSB）至D15（MSB）
引脚25
D12
并行数据总线D0（LSB）至D15（MSB）
引脚26
D13
并行数据总线D0（LSB）至D15（MSB）
引脚27
D14
并行数据总线D0（LSB）至D15（MSB）
引脚28
D15
并行数据总线D0（LSB）至D15（MSB）
引脚29
VSS
数字逻辑接地参考
引脚30
TCK
IEEE标准测试时钟
引脚31
TDI
IEEE标准测试数据输入（TDI）
引脚32
TRST非
IEEE标准测试复位
引脚33
TMS
IEEE标准测试模式选择
引脚34
TDO
IEEE标准测试数据输出（TDO）
引脚35
RS非
复位输入
引脚36
READY
数据准备
引脚37
MP/MC
MP / MC（微处理器/微计算机）选择
引脚38
EMU0
仿真器0针。
引脚39
EMU1/OFF
仿真器引脚1 /禁止所有输出
引脚40
NMI
不可屏蔽中断
引脚41
PORESET非
上电复位接通电源的重置。PORESET导致TMS320F240终止执行和集电脑= 0。当PORESET带到一个高水平,执行程序内存的位置0开始。PORESET影响(或为零)相同的寄存器和状态位RS。另外,PORESET初始化锁相环控制寄存器。
引脚42
RESERVED
预留测试。
引脚43
SCIRXD/IO
SCI异步串口接收数据
引脚44
SCITXD/IO
SCI异步串口发送数据
引脚45
SPISIMO/IO
SPI从机输入，主机输出，或通用双向I/O
引脚46
VSS
数字逻辑接地参考
引脚47
DVDD
数字I / O逻辑电源电压
引脚48
SPISOMI/IO
SPI从机输出，主机输入，或通用双向I/O
引脚49
SPICLK/IO
SPI时钟，或通用双向I / O
引脚50
WDDIS†
Flash的编程电压电源
引脚51
SPISTE/IO
SPI总线使能 控制端/普通IO口
引脚52
非 PDPINT
中断屏蔽控制端口
引脚53
XINT1
外部中断2输入
引脚54
XINT2/IO
外部中断2输入/普通IO口
引脚55
XINT3/IO
外部中断3输入/普通IO口
引脚56
OSCBYP
晶振控制端
引脚57
XTAL2
晶振输入端2
引脚58
XTAL1/CLKIN
晶振输入端2
引脚59
VSS
电源地
引脚60
CVDD
逻辑电源
引脚61
Vss
电源地
引脚62
DVdd
逻辑电源地
引脚63
ADCSOC/IOPC0
ADC的外部转换输入端/普通的IO口输入输出端
引脚64
CLKOUT/IOPC1
时钟输出端/双向数字IO口
引脚65
XF/IOPC2
XF 信号在多处理其他处理器配置或作为一个通用的输出端/普通IO口
引脚66
（非BIO）/IOPC3
双向数字I / O/个针是配置作为branch-control输入所有设备重置
引脚67
CAP1/QEP1/IOPC4
捕获1/QEP1的输入/普通IO口输入输出端
引脚68
CAP2/QEP2/IOPC5
捕获2/QEP2的输入/普通IO口输入输出端
引脚69
CAP3/IOPC6
捕获3/普通IO口输入输出端
引脚70
CAP4/IOPC7
捕获4/普通IO口输入输出端
引脚71
Vss
电源地
引脚72
ADCIN0/IOPA0
普通的IO口数据输入输出端/ADC1的模拟输入端
引脚73
ADCIN1/IOPA1
普通的IO口数据输入输出端/ADC1的模拟输入端
引脚74
ADCIN2
ADC1的模拟输入
引脚75
ADCIN3
ADC1的模拟输入
引脚76
ADCIN4
ADC1的模拟输入
引脚77
ADCIN5
ADC1的模拟输入
引脚78
ADCIN6
ADC1的模拟输入
引脚79
ADCIN7
ADC1的模拟输入
引脚80
ADCIN15
ADC2的模拟输入
引脚81
ADCIN14
ADC2的模拟输入
引脚82
ADCIN13
ADC2的模拟输入
引脚83
ADCIN12
ADC2的模拟输入
引脚84
VccA
模拟电源
引脚85
VREFHI
ADC输入参考电压高电位
引脚86
VREFLO
ADC输入参考电压低电位
引脚87
VssA
模拟电源地
引脚88
ADCIN11
ADC输入端口
引脚89
ADCIN10
ADC输入端口
引脚90
ADCIN9/IOPA2
ADC输入端口/普通IO口
引脚91
ADCIN8/IOPA3
ADC输入端口/普通IO口
引脚92
Vss
模拟电源地
引脚93
DVDD
数字电源
引脚94
PWM1/CMP1
PWM输出/输出捕获由比较/ PWM和完整的行动控制寄存器(ACTR)。招行CMP1 - CMP6去高阻抗状态时揭露PDPINT活性低,当复位(RS)断言。
引脚95
PWM2/CMP2
PWM输出/输出捕获
引脚96
PWM3/CMP3
PWM输出/输出捕获
引脚97
PWM4/CMP4
PWM输出/输出捕获
引脚98
PWM5/CMP5
PWM输出/输出捕获
引脚99
PWM6/CMP6
PWM输出/输出捕获
引脚100
PWM7/CMP7/IOPB0
PWM输出/输出捕获/普通IO口输出
引脚101
PWM8/CMP8/IOPB1
PWM输出/输出捕获/普通IO口输出
引脚102
PWM9/CMP9/IOPB2
PWM输出/输出捕获/普通IO口输出
引脚103
DVDD
数字电源
引脚104
VSS
模拟电源地
引脚105
T1PWM/T1CMP/IOPB3
定时器PWM输出/定时器 输出捕获/普通IO口定时器1比较输出。T1PWM / T1CMP IOPB3去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。
引脚106
T2PWM/T2CMP/IOPB4
定时器PWM输出/定时器 输出捕获/普通IO口定时器2比较输出。T2PWM / T1CMP IOPB4去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。
引脚107
T3PWM/T3CMP/IOPB5
定时器PWM输出/定时器 输出捕获/普通IO口定时器3比较输出。T3PWM / T1CMP IOPB5去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。
引脚108
TMRDIR/IOPB6
定时器计数方向/普通iO口计时器的方向信号。Up-counting方向如果TMRDIR / IOPB6低,down-counting方向如果这销很高。这个针是配置为数字输入所有设备重置
引脚109
TMRCLK/IOPB7
定时器时钟/普通IO口
引脚110
A0
地址总线/普通IO口
引脚111
A1
地址总线/普通IO口
引脚112
A2
地址总线/普通IO口
引脚113
VSS
模拟电源地
引脚114
A3
地址总线/普通IO口
引脚115
A4
地址总线/普通IO口
引脚116
A5
地址总线/普通IO口
管脚117
A6
平行地址总线A6。
管脚118
A7
平行地址总线A7。
管脚119
A8
平行地址总线A8。
管脚120
VSS
数字逻辑参考地。
管脚121
DVDD
数字I/O供电源。
管脚122
A9
平行地址总线A9。
管脚123
A10
平行地址总线A10。
管脚124
A11
平行地址总线A11。
管脚125
A12
平行地址总线A12。
管脚126
A13
平行地址总线A13。
管脚127
A14
平行地址总线A14。
管脚128
A15
平行地址总线A15。
管脚129
DS非
数据选择信号。
管脚130
IS
I/O空间选择信号。
管脚131
PS非
程序空间选择信号。
管脚132
W/R非
读/写。
2、 TMS320F2812芯片引脚与功能
德州仪器所生产的TMS320F2812 数字讯号处理器是针对数字控制所设计的DSP，整合了DSP 及微控制器的最佳特性，主要使用在嵌入式控制应用，如数字电机控制(digital motor control, DMC)、资料撷取及I/O 控制(data acquisition and control, DAQ)等领域。针对应用最佳化，并有效缩短产品开发周期，F28x 核心支持全新CCS环境的C compiler，提供C 语言中直接嵌入汇编语言的程序开发介面，可在C语言的环境中搭配汇编语言来撰写程序。值得一提的是，F28xDSP核心支持特殊的IQ-math 函式库，系统开发人员可以使用便宜的定点数DSP 来发展所需的浮点运算算法。F28x 系列DSP预计发展至400MHz，目前已发展至150MHz的Flash型式。

其引脚及功能如下所示：
引脚号
符 号
功 能
引脚1
VDDI0
I/O模拟电源（3.3V）
引脚2
ADCINB0
ADC采样保持器B的8路模拟输入0
引脚3
ADCINB1
ADC采样保持器B的9路模拟输入1
引脚4
ADCINB2
ADC采样保持器B的8路模拟输入2
引脚5
ADCINB3
ADC采样保持器B的9路模拟输入3
引脚6
ADCINB4
ADC采样保持器B的8路模拟输入4
引脚7
ADCINB5
ADC采样保持器B的9路模拟输入5
引脚8
ADCINB6
ADC采样保持器B的8路模拟输入6
引脚9
ADCINB7
ADC采样保持器B的8路模拟输入7
引脚10
ADCREFM
ADC参考电压输出（1V）
引脚11
ADCREFP
ADC参考电压输出（2V）
引脚12
AVSSREFBG
ADC模拟地
引脚13
AVDDREFBG
ADC模拟电源
引脚14
VDDA1
ADC模拟电源（3.3V）
引脚15
VSSA1
ADC模拟地
引脚16
ADCRESEXT
ADC外部偏置电阻（24.9K）
引脚17
XMP/MC非
程序存储区的选择
引脚18
XA[0]
16位地址总线0
引脚19
VSS
内核和数字I/O的地
引脚20
MDRA
GPIO或I/O串行数据接收
引脚21
XD[0]
16位数据总线0
引脚22
MDXA
GPIO或McBSP接受串行数据
引脚23
VDD
内核数字电源
引脚24
XD[1]
16位数据总线1
引脚25
MCLKRA
GPIO或McBSP接受时钟
引脚26
MFSXA
GPIO或McBSP发送帧同步信号
引脚27
XD[2]
16位数据总线2
引脚28
MCLKXA
GPIO或McBSP发送时钟
引脚29
MFSRA
GPIO或McBSP接收帧同步信号
引脚30
XD[3]
16位数据总线3
引脚31
VDDIO
I/O数字电源（3.3V）
引脚32
VSS
内核和数字I/O的地
引脚33
XD[4]
16位数据总线4
引脚34
SPICLKA
GPIO或SPI时钟
引脚35
SPISTEA
GPIO或SPI从动传输使能
引脚36
XD[5]
16位数据总线5
引脚37
VDD
内核数字电源
引脚38
VSS
内核和数字I/O的地
引脚39
XD[6]
16位数据总线6
引脚40
SPISIMOA
GPIO或SPI从动输入、主动输出
引脚41
SPISOMIA
GPIO或SPI从动输出、主动输入
引脚42
XRD非
读有效
引脚43
XA[1]
16位地址总线1
引脚44
XACS0AND1非
XINTF区域0和区域1的片选信号
引脚45
PWM7
GPIO或PWM输出引脚7
引脚46
PWM8
GPIO或PWM输出引脚8
引脚47
PWM9
GPIO或PWM输出引脚9
引脚48
PWM10
GPIO或PWM输出引脚10
引脚49
PWM11
GPIO或PWM输出引脚11
引脚50
PWM12
GPIO或PWM输出引脚12
引脚51
XR/W 非
通常为高电平
引脚52
Vss
内核和数字IO的地
引脚53
T3PWM_T3CMP
GPIO或定时器3输出
引脚54
XD[7]
16位数据总线
引脚55
T4PWM_T4CMP
GPIO或定时器4输出
引脚56
VDD
1.8或者1.9V内核数字电源
引脚57
CAP4_QEP3
GPIO或捕获输入4
引脚58
Vss
内核和数字IO的地
引脚59
CAP5_QEP4
PIO或捕获输入5
引脚60
CAP6_QEPI2
PIO或捕获输入6
引脚61
C4TRIP 非
GPIO或比较器4输出
引脚62
C5TRIP 非
GPIO或比较器5输出
引脚63
C6TRIP非
GPIO或比较器6输出
引脚64
VDD10
IO口数字电源3.3V
引脚65
XD[8]
16位数据总线
引脚66
TEXT2
测试引脚为TI保留，必须悬空
引脚67
TEXT1
测试引脚为TI保留，必须悬空
引脚68
XD9
16位数据总线
引脚69
VDD3VFL
Flash内核电源3.3V
引脚70
Vss
内核和数字IO的地
引脚71
TDIRB
GPIO或定时器方向
引脚72
TCLKINB
GPIO或定时器时钟输入
引脚73
XD[10]
16位数据总线
引脚74
XD[11]
16位数据总线
引脚75
Vdd
1.8或者1.9V内核数字电源
引脚76
X2
晶振输出
引脚77
X1/XCLKIN
晶振输入
引脚78
Vss
内核和数字IO的地
引脚79
T3CTRIP_PDPINTB
定时器3比较输出
引脚80
XA[2]
19位地址总线
引脚81
Vdd10
IO口数字电源3.3V
引脚82
XHOLDA 非
外部DMA保持请求信号。
引脚83
(T4CTRIP/EVBSOC)非
定时器4比较输出或EVB启运外部A/D转换输出
引脚84
XWE 非
写有效时为低电平
引脚85
XA[3]
19位地址总线
引脚86
Vss
内核和数字IO的地
引脚87
CANTXA
GPIO/eCAN 发送数据
引脚88
XZCS2
XINF区域2的片选信号
引脚89
CANRXA
GPIO/eCAN接收数据
引脚90
SCITXDB
GPIO或SCIB异步串行口发送数据
引脚91
SCIRXDB
GPIO或SCIB异步串行口接收数据
引脚92
PWM1
GPIO或PWM输出引脚1
引脚93
PWM2
GPIO或PWM输出引脚2
引脚94
PWM3
GPIO或PWM输出引脚3
引脚95
PWM4
GPIO或PWM输出引脚4
引脚96
XD[12]
16位数据总线
引脚97
XD[13]
16位数据总线
引脚98
PWM5
GPIO或PWM输出引脚5
引脚99
Vss
内核和数字I/O的地
引脚100
VDD
1.8V或者1.9V内核数字电源
引脚101
PWM6
GPIO或PWM输出引脚6
引脚102
T1PWM_T1CMP
GPIO或定时器1输出
引脚103
XA[4]
19位数据总线
引脚104
T2PWM_T2CMP
GPIO或定时器2输出
引脚105
Vss
内核和数字I/O的地
引脚106
CAP1_QEP1
GPIO或捕获输入1
引脚107
CAP2_QEP2
GPIO或捕获输入2
引脚108
XA[5]
19位数据总线
引脚109
CAP3_QEPI1
GPIO或捕获输入3
引脚110
T1CTRIP_PDPINTA非
定时器1比较输出
引脚111
XA[6]
19位数据总线
引脚112
VDD
1.8V或者1.9V内核数字电源
引脚113
Vss
内核和数字I/O的地
引脚114
VDDIO
I/O口数字电源（3.3V）
引脚115
T2CTRIP/PDPINTA
定时器2比较输出或EVA启动外部A/D转换输出
引脚116
TDIRA
GPIO或计数器方向
引脚117
TCLKINA
GPIO或计数器时钟输入
引脚118
XA[7]
19位数据总线
引脚119
XCLKOUT
通用时钟源
引脚120
Vss
内核和数字I/O的地
引脚121
XA[8]
19位数据总线
引脚122
C1TRIP非
GPIO或比较器1输出
引脚123
C2TRIP非
GPIO或比较器2输出
引脚124
C3TRIP非
GPIO或比较器3输出
引脚125
XA[9]
19位数据总线
引脚126
TMS
JTAG测试模式选择端
引脚127
TDO
JTAG扫描输入，测试数据输入
引脚128
VDD
1.8V或者1.9V内核数字电源
引脚129
Vss
内核和数字I/O的地
引脚130
XA[10]
19位数据总线
引脚131
TDI
JTAG测试数据输入端
引脚132
XA[11]
19位数据总线
引脚133
XZCS6AND7 非
XINF区域6或者7的片选信号
引脚134
TEXTSEL
测试引脚，为TI保留 ，必须接地。
引脚135
TRST 非
JTAG测试复位引脚
引脚136
TCK
JTAG测试时钟
引脚137
EMU0
仿真器IO口引脚0
引脚138
XA[12]
19位地址总线
引脚139
XD[14]
16位数据总线
引脚140
XF_(XPLLDIS)非
通用输出引脚
引脚141
XA[13]
19位地址总线
引脚142
Vss
内核和数字IO的地
引脚143
VDD
1.8或者1.9V内核数字电源
引脚144
XA[14]
19位地址总线
引脚145
VDD10
IO口数字电源3.3V
引脚146
EMU1
仿真器IO引脚1
引脚147
XD[15]
16位数据总线
引脚148
XA[15]
19位地址总线
引脚149
XIN1_(XBIO) 非
GPIO/XINT1或XBIO非 核心输入
引脚150
XNMI_XINT3
GPIO/XNMI/XINT13
引脚151
XIN2_ADCSOC
GPIO/XINT2/开始A/D转换
引脚152
XA[16]
19位地址总线
引脚153
Vss
内核和数字IO的地
引脚154
Vdd
1.8或者1.9V内核数字电源
引脚155
SCITXDA
GPIO/SCIA异步串行口发送数据
引脚156
XA[17]
19位地址总线
引脚157
SCIRXDA
GPIO/SCIA异步串行口接收数据
引脚158
XA[18]
19位地址总线
引脚159
XHOLD 非
外部DMA保持请求信号。
引脚160
XRS 非
器件复位输入和看门狗复位输出
引脚161
XREADY
数据准备输入信号
引脚162
VDD1
ADC数字电源
引脚163
Vss1
ADC数字地
引脚164
ADCBGREFIN
测试引脚，为TI保留，必须悬空。
引脚165
VSSA2
ADC模拟地
引脚166
VDDA2
ADC模拟电源
引脚167
ADCINA7
ADC采样模块保持器A的8路模拟输入
引脚168
ADCINA6
ADC采样模块保持器A的8路模拟输入
引脚169
ADCINA5
ADC采样模块保持器A的8路模拟输入
引脚170
ADCINA4
ADC采样模块保持器A的8路模拟输入
引脚171
ADCINA3
ADC采样模块保持器A的8路模拟输入
引脚172
ADCINA2
ADC采样模块保持器A的8路模拟输入
引脚173
ADCINA1
ADC采样模块保持器A的8路模拟输入
引脚174
ADCINA0
ADC采样模块保持器A的8路模拟输入
引脚175
ADCLO
模拟参考电压输入
引脚176
VSSA10
IO模拟地
二、F2812与F240在结构与功能上的差异
1、F240的结构特点：
1.以16位为基本数据处理单元，采用16位的数据与地址总线，其指令集设计成可大范围且复杂的计算及高速处理，属于Memory Mapping 的模式。主要结构如下：
2.中央处理单元:32位的算数逻辑单元；32位的累积器；16位×16位的乘法器；16位的倍率位移器；8个16位的辅助缓存器。
3.内存单元:16K word 芯片上的程序内存；64K的程序内存与数据存储器；64K word 的I/O空间内存；32K word 的共同内存。
4.程控单元:4个管线式的操作；8层硬件堆栈；6个外部中断。
指令设计:采用定点式运算；1个机器周期(50ns)内执行完毕；计算时以2的补码做运算。
5.事件处理器:12个脉波宽度调变信号的输出；3个16位一般用途的定时器；3个16位全比较单元；3个16位取样比较单元；4个捕捉单元。
6.外部外围:2个相位编码电路；2个10位的模拟/数字转换器;28个可规划I/O 接脚；锁相回路模块；看门狗定时器；串行通讯接口；串行外围模块。
2、F2812的结构特点：
1.高性能静态CMOS制成技术
150MHz(6.67ns周期时间) ；省电设计(1.8VCore，3.3VI/O) ；3.3V快取可程序电压。
2.JTAG扫描支持
3.高效能32BitCPU
(1)16x16和32x32MAC Operations (2)16x16Dual MAC；(3)哈佛总线结构；(4)快速中断响应(5)4M线性程序寻址空间；(6)4M线性数据寻址空间； (7)TMS320F24X/LF240X程序核心兼容。
4. 芯片上(On-Chip)的内存
(1)128Kx16 Flash；(2)1Kx16OTPROM(单次可程序只读存储器) ；(3)L0和L1：2组4Kx16 SARAM (4)H0：1组8Kx16SARAM ；(5)M0和M1：2组1Kx16 SARAM 共128Kx16 Flash，18Kx16 SARAM
5.外部内存接口
(1)支持1M的外部内存；(2)可程序的Wait States ；(3)可程序的Read/Write StrobeTi最小；(4)三个独立的芯片选择(Chip Selects)。
6.频率与系统控制
(1)支持动态的相位锁定模块(PLL)比率变更；(2)On-Chip振荡器；(3)看门狗定时器模块。
7.三个外部中断
8.外围中断扩展方块(PIE)，支持45个外围中断
9.128位保护密码
(1)保护Flash/ROM/OTP及L0/L1SARAM；(2)防止韧体逆向工程。
10.三个32位CPU Timer
11.电动机控制外围
(1)两个事件管理模块(EVA，EVB)；(2)与240xADSP相容。
12. (1)同步串行外围接口SPI模块；(2)两个异步串行通讯接口SCI模块，标准UART；(3)eCAN(Enhanced Controller Area Network)；(4)McBSP With SPI Mode。
结构差异：
TMS320F2812是TI公司推出的C2000平台上的定点32位DSP 芯片，TMS320F2812DSP内核采Harvard结构体系，即相互独立的数据总线，提供了片内程序存储器和数据存储器、运算单元、一个32位算术／逻辑单元、一个32位累加器、一个16位乘法器和一个16位桶形移位器组成，体系采取串行结构，运用流水线技术加快程序的运行，可在一个处理周期内完成乘法加法和移位计算，其内核计算速度为20MIPs(一个指令周期50ns)。外设有A／D转换大容量存储器，l6位和32位的定时器比较单元、捕获单元、PWM波形发生器、高速异同步串行口和独立可编程复用I／O等组成，其中通过三个通用定时器和九个比较器的结合产生多达l2路的PWM输出结合灵活的波形发生逻辑和死区发生单元能生成对称、不对称以及带有死区时间的空间矢量 PWM波形DSP芯片中集成的这些功能大大简化了整个控制系统。此外，该DSP还具有快速的中断处理能力，及硬件寻址控制、数据指针逆序寻址等多种特有的功能，将有利于TMS320F2812A在电机控制中的作用。
TMS320F240为TI公司所出品的32位定点式数字信号处理器芯片，具有强大的外围 (64kI/O space、10 bit A/D Converter、Digital I/O peripheral)，芯片内部采用了加强型哈佛架构，由三个平行处理的总线─程序地址总线(PAB)、数据读出地址总线(DRAB)及数据写入地址总线(DWAB)，使其能进入多个内存空间。由于总线之操作各自独立，因此可同时进入程序及数据存储器空间，而两内存间的数据亦可互相交换，使得其具有快速的运算速度，几乎所有的指令皆可在50ns 周期时间内执行完毕，内部的程控以管线式的方式操作，且使用内存映像的方式，使其整体的效能可达到20MIPS。
功能差异：
TMS320F2812具有数字信号处理能力，又有强大的事件管理能力和嵌入式控制功能，特别适合用于有大批量数据处理的测控场合，如工业自动化控制、电力电子技术应用、智能仪器仪表及电机、马达伺服控制系统等。
TMS320F240具有高速信号处理和数字控制所必须的体系结构特点，而且有为电机控制应用提供单片解决方案所必须的外围设备，使所有类型电机的高精度、高效、全变速控制中使用先进的控制技术成为可能。其次，使用次微米CMOS 技术制程使其功率散逸降至最低。
三、局部数据存储器与全局数据存储器的异同点是什么？如何区分？
局部数据存储器与全局数据存储器的共同点是他们都是数据存储器，可以存储数据。其不同点如下所示：
(1) 局部数据存储器空间用来存放指令使用的数据，全局数据存储器空间通过扩展外部存储器得到，用来存放与其他处理器共用的数据。
(2) 作用不同。局部数据存储器主要用于保存指令使用的数据；全局数据存储器用于保存与其它处理器共用的数据，或作为一个附加的数据空间。
(3) 存储地址不同。全局数据存储器占用局部数据存储器的高端地址，且其容量由全局存储器分配寄存器GREG决定。所以，当全局数据存储器的大小确定后，数据存储器的其他剩余单元则为局部数据存储器。此外，全局数据存储器还可以使用独立的物理存储器。此时，片外扩展的数据存储器需借助控制信号来区分是局部还是全局数据存储器。—全局数据存储器；—局部数据存储器。这将意味着局部和全局数据存储器不能同时同址使用。
通过上述比较分析，可以利用存储地址或控制信号来区分局部数据存储器与全局数据存储器。