基于FPGA的高阶全数字锁相环的设计与实现毕业论文.doc

基于FPGA的高阶全数字锁相环的设计与实现1引言 锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N 后M 序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。本文提出了一种基于比例积分（PI）控制算法的高阶全数字锁相环。给出了该锁相系统的具体结构，建立了系统数学模型，并对其系统性能进行了理论分析。采用MATLAB 软件对系统进行了仿真实验。应用EDA 技术设计了该锁相系统，并用FPGA 予以实现。2 全数字锁相环的结构及工作原理基于比例积分控制算法的三阶全数字锁相环的系统结构如图1 所示。该系统由数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）三个部件组成。图1 三阶全数字锁相环系统结构图本锁相系统中由于数控振荡器采用累加器的结构，因此，累加器输出的并行码就是数控振荡器的输出相位码B，它反映了输入信号和输出信号之间的瞬时相位差。鉴相器中的寄存器是由一组D 触发器构成。DCO 的输出相位码B 并行送到D 触发器的D 端，在输入信号的正向过零点对D 触发器采样，D 触发器组的输出E 就表示该采样时刻的瞬时相位差，从而完成了数字鉴相功能。数字环路滤波器的主要作用是抑制噪声及高频分量，并且控制着环路相位校正的速度与精度。为了提高锁相系统的性能，设计了基于PI 控制算法的二阶数字滤波器。其工作原理是对鉴相器输出的相位误差信号经一阶积分环节、二阶积分环节和比例环节调节后，分别产生积分控制参数NP1 和NP2，以及比例控制参数NI，然后取这三个控制参数之和作为数控振荡器的控制参数。为使DLF 输出的控制码组在同一瞬间并行送入DCO，在这两个环路部件之间接入一缓冲寄存器。数控振荡器是由全加器和寄存器构成的累加器组成。若累加器位长为N，则低位输入端NL 接DLF的控制码组G，高位NH 接DCO 自由振荡频率0 f 的控制码组C（该参数可由设计者设定）。当控制码组G 均为0时，DCO 输出端最高位AN 的输出信号的频率便是DCO 的自由振荡频率f0 。在环路锁定过程中，控制码组G 不是全为零，此时累加器的累加结果将进位而改变累加器的分频系数，从而改变DCO 输出信号的频率，实现比例积分控制参数对本地估算信号的控制作用，最终达到锁相的目的。3 数字锁相环系统性能的理论分析3.1 锁相环的系统结构若采样周期很短，并且把数字鉴相器、数字环路滤波器和数控振荡器的增益系数归并到环路总增益一起考虑，可画出锁相环在Z 域的系统结构如图2 所示。图2 中i(Z)为锁相环的输入信号；o(Z)? 为锁相环的输出信号； K 为环路总增益； Ka 为比例环节系数； Kb 为一阶积分环节系数； Kc 为二阶积分环节系数。由图2 可以分别写出该锁相环开环、闭环和误差Z 域传递函数：3.2 锁相环系统的稳态分析3.2.1 系统的稳定性由离散系统的奈奎斯特判据可知，环路系统稳定的充分必要条件是闭环传递函数的特征根必须全部位于Z 平面的单位圆内，只要有一个在单位圆外，系统就不稳定。由式（2）可得环路的特征方程为： 利用朱例（Jury）稳定判据，可以根据系统闭环特性方程的系数来判别特征根是否位于Z 平面的单位圆内，从而判别系统是否稳定。经分析推导可得，该三阶数字锁相环系统稳定的所有条件为：3.2.2 系统跟踪误差由系统误差传递函数可以计算环路在各种不同输入信号作用下的稳态跟踪误差，即：i(Z) 为输入信号， He(Z) 为锁相系统误差传递函数。由式（6）所求得的本系统对应于各种典型相位输入信号的稳态跟踪误差列于表1。由表1 可知，本锁相系统对于相位阶跃、频率阶跃和频率斜升输入信号的稳态跟踪误差为零。4 锁相系统的设计实现与仿真依据图1 锁相环系统的结构，利用Xilinx 公司的ISE 设计软件，采用自顶向下的模块化设计方法，用VHDL 对全数字锁相环的各个部件分别进行编程设计，然后对该系统做综合设计和仿真。最后，采用Xilinx 公司的sparn系列的FPGA 器件实现了锁相系统的硬件功能。本锁相系统的设计参数如下：鉴相器中D 触发器的位长为16；DLF 内二个积分环节中累加器的位长均为16；DCO 中累加器的位长为24，累加器的时钟频率fclk 为8MHz，比例积分控制码组的字长G=14，自由振荡频率 f0 控制码组的字长C=10。选择不同的比例系数Ka 和积分系数Kb 、Kc ，可以改变K1 、K2 、K3 的参数值，进而可根据本锁相系统的稳定条件式（5），判断系统是否稳定。表2 列出了几种典型参数所对应的锁相系统稳定性分析结果。表2 中设 根据本系统在Z 域的传递函数和表2 中的设计参数K1 、K2 、K3 ，应用MATLAB 软件进行分析，得到三阶全数字锁相环在单位阶跃信号作用下的系统仿真曲线如图3 所示。 从图3 中系统仿真曲线可以看出，仿真实验与理论分析的结果是一致的。调节比例和积分系数不仅能够控制锁相系统的稳定性，还可以控制系统的锁相速度。显然，在保持系统稳定的条件下，图3(d)设计参数所对应的系统锁相速度较快。根据本系统在Z 域的误差传递函数和实际设计参数，可以分别得到系统在相位阶跃、频率阶跃和频率斜升信号作用下的响应曲线如图4 所示。从图4 中可以看到，系统对于上述信号的稳态跟踪误差均为零。这与理论分析所得出的结论也是一致的。综合考虑锁相系统的稳定性、稳态相差和锁相速度等性能指标， 最终选择设计参数K1 = 2-3 ， K2 = 2-6， K3 = 2-11。 图5 给出了采用EDA 技术设计的三阶全数字锁相环的系统仿真波形，图中clkin 为系统时钟信号，clr 为系统复位信号， ui 为输入信号， uo 为输出信号， uo1 为二倍频输出信号， uo2 为四倍频输出信号。从图5 中可见，本锁相系统可以同时得到倍频输出信号。图6 给出了用FPGA 实现的三阶全数字锁相环的硬件电路测试波形。系统仿真与硬件测试结果都表明，该系统能够实现锁相功能。4 结论本文提出了一种基于PI 控制算法的三阶全数字锁相环，采用EDA 技术进行系统设计，并用可编程逻辑器件予以实现。该锁相环具有电路结构简单、控制灵活、跟踪精度高、环路性能好、易于集成的特点。在锁相速度和稳定性方面优于已有的采用脉冲序列低通滤波计数方法实现的数字锁相系统。理论分析和仿真实验表明，改变比例积分控制参数，可以很方便地调节锁相系统的锁相速度和稳定性，因而简化了设计过程。硬件测试结果证实，应用EDA 技术设计的高阶全数字锁相环能够实现其锁相功能。该锁相环可作为功能模块嵌入SoC 内，为各种控制系统提供快速、稳定和高精度的同步信号。宽频带数字锁相环的设计及基于FPGA的实现日期：2007-3-2来源：电子产品世界 作者：西安工程大学 李晓东字体：大 中 小 摘要:本文简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理与方法，以解决在同步串行数据通信时的同步时钟不稳定时的快速恢复问题； 并重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程。关键词:DPLL；FPGA；数字环路滤波器；时钟恢复；宽频带引言 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。一般同步串行口通信方式的同步串行口之间的数据传输除了数据线外还必须有专门的同步时钟线，这种连接方式不但需要增加一条线路，同步性能受环境的影响还较大。利用数字锁相环可以从串行位流数据中恢复出接收位同步时钟。这样，串行口之间只用一根数据线就可以接收同步串行数据，简化了串行口的接口关系。本文介绍基于FPGA数字锁相环恢复串行数据位同步时钟的设计与实现及提高数字锁相环性能的措施。 DPLL结构及工作原理 全数字锁相环路(DPLL)的基本结构如图1所示。主要由鉴相器DPD、数字环路滤波器DLF、脉冲加减电路(数控振荡器 DCO)和分频器(可控变模N)四部分构成。脉冲加减电路的时钟分别为2Nfc,fc为环路中心频率。DPLL是一种相位反馈控制系统。它根据输入信号fin与本地恢复时钟fout之间的相位误差(超前还是滞后)信号送入数字环路滤波器DLF 中对相位误差信号进行平滑滤波，并生成控制DCO 动作的控制信号DCS，DCO 根据控制信号给出的指令，调节内部高速振荡器的震荡频率，通过连续不断的反馈调节，使其输出时钟fout的相位跟踪输入数据fin的相位。图1 全数字锁相环基本结构环路模块具体功能及其电路实现数字鉴相器的设计 常用的鉴相器有两种，异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。与一般DPLL的DPD设计不同，位同步DPLL的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。本文采用改进型异或门鉴相器，它输出一个表示本地恢复时钟超前或滞后于输入信号的相位误差。如果本地恢复时钟超前于输入信号，则超前/滞后脉冲UD输出为高电平，反之UD输出为低电平，如图2所示。图2 改进型异或门鉴相器的原理图及工作波形图 可见，在输出信号Fout为超前、滞后和同步于Fin时，PE脉冲的前沿距离Fin的上升沿相位是不等的。数字环路滤波器的设计 数字环路滤波器(DLF)作用是消除鉴相器输出的相位差信号PE中的高频成分，保证环路的性能稳定，实际上可用一变模可逆计数器(设模数为K)来实现。K变模可逆计数器根据相差信号PE来进行加减运算。当PE为高电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号DP给脉冲加减电路；当PE为低电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号DP给脉冲加减电路。当Fout同步于Fin或只有随机干扰脉冲时，计数器加减的数目基本相等，计数结果在初始值处上下徘徊，不会产生进位和借位脉冲，滤除因随机噪声引起的相位抖动。计数器根据输出结果生成控制DCO 动作的控制指令。 K变模可逆计数器模值K对DPLL的性能指标有着很大的影响。计数器模值K的取值可根据输入信号的相位抖动而定，加大模值K，有利于提高DPLL 的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值K 可以缩短捕捉时间，扩展捕捉带宽，但是降低了DPLL 的抗噪能力。本设计中选择K=4。在初始时刻，计数器被置初值为K/2=2，这样可以DPLL捕捉速度很快。数控振荡器的设计 数控振荡器( DCO)在数字锁相环路中所处的地位相当于模拟锁相环路中的电压控制振荡器。在本数字锁相环设计中使用数控振荡器是可变模式分频器。它的输出是调整可变分频器的模值N。该值的大小会随着每个Fin周期内(Fin=1时)鉴相输出PE进行调整。当UD为高电平时，将可变分频模值N增大，以调整分频输出使之相位滞后；当UD输出为低电平时，将可变分频模值N减小，已调整分频输出使之输出相位提前。如果数字环路滤波器既没有控制脉冲信号DP输出，那么，分频模值N将保持不变，经除N分频后的输出本地恢复信号相位和输入信号相位处于同步状态。 本地高速时钟信号CLK由片外高速振荡器提供。时钟信号周期大小决定了DPLL 在锁定状态下相位跟踪的精度，同时，它还影响DPLL 的捕捉时间和捕捉带宽。为提高相位跟踪的精度以降低数据接收的误码率，时钟信号CLK的取值应尽量高。本设计中取高速时钟信号CLK的振荡频率为64MHz。数控振荡器可由一个可逆计数器实现。N分频器的设计 N分频器则是一个简单的除N计数器。N分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号Fout。同时，因为Fout=CLK/2N=fc，因此通过改变分频值N可以得到不同的环路中心频率fc。另外，模值N的大小决定了DPLL的鉴相灵敏度为/N。环路实现 本设计在Altera公司QUARTUSII5.0 开发软件平台上，利用VHDL语言运用自顶向下的系统设计方法， 在Altera最新CPLD芯片MAXII240上设计全数字锁相环。将锁相环路设计完毕后，并通过QUARTUSII5.0集成环境进行仿真、综合、验证，DPLL设计结果如图3。图3 改进型异或门鉴相器DPLL原理图 其中，可逆计数器counter2为环路滤波器DLF，预设初值为12，加法进位模值为4，减法进位模值为12。可逆计数器lmp_counter2为数控振荡器，其预置值为time3.0，其输出即为锁相环路分频器的模值N，输出值大小随着控制脉冲信号DP的数目有关。在本设计中，fclk=64MHz，fin=2Mb/s，则time3.0=0100b=8。加法计数器lmp_counter2为模值N受控的锁相环路分频器。值得注意的是锁相环路分频器lmp_counter2的进位输出Cout不可直接作为分频输出，因为在仿真过程中发现随着fclk频率的升高，Cout容易产生冒险毛刺，影响锁相环的稳定性。因此外加一4输入或非门作为分频器输出判决。 在图4仿真结果中，fclk=64MHz，fin=2Mb/s。 仿真输入信号Fin为一任意的二进制码流信号。可见，对于多位连1或连0的码流信号，该锁相环的输出Fout都能准确恢复出同步所需的时钟。在第二个输入码位到来时本地恢复时钟Fout就已经进入同步状态，捕捉速度很快。相位锁定误差最大为/2N=/16。图4 改进型异或门鉴相器DPLL仿真结果捕获带宽的扩展 上述设计的数字锁相环虽然可以快速锁定，锁相精度也较高，但其捕捉范围较窄。该数字锁相环的最大相移调整能力为，一旦输入信号Fin的相位抖动超过这个范围或Fin的频率发生改变，锁相环无法自动完成捕捉锁定。因此，对该设计需进行扩展设计，以实现宽频带捕捉功能。 为实现宽频带捕捉，设置一专门电路，测定输入信号Fin每个比特的周期(或频率)，并判定是否发生变化，若测得比特周期发生变化，就会去控制调整DCO的输出振荡频率，使其快速跟踪Fin的频率，再配合前述数字锁相环的相位跟踪，就可完成宽范围频率锁定。电路原理如图5。宽频带DPLL频率捕获电路原理图 将图5电路和图3上面的一个电路合并，即为完整的宽频带DPLL电路。测得输入信号Fin的周期信号time3.0被送往图3锁相环路分频器lmp_counter2，去控制DCO的输出振荡频率。该宽频带DPLL电路的捕获范围最高频率fcmax=fclk/4，最低频率fcmax=fclk/4M，M为N分频器的最大取值。本设计中，fclk =64MHz，M=16。所以锁相环的频率捕获范围理论值为16MHz-1MHz。对应于输入码流的速率为32MHz-2MHz。当Fin=16MHz和Fin=1.6MHz时的仿真结果如图6(1)(2)。图6-1 Fin=16MHz时的仿真波形图6-2 Fin=1.6MHz时的仿真波形 根据仿真结果，可实现稳定锁相的最低频率为1.2MHz，略高于理论值1MHz；可实现的最高锁相频率为16MHz。捕获时间1个Fin周期。结语 在一般的数字锁相环设计中，“捕获时间”和“捕获带宽”这两项关键的性能指标是相互矛盾的，其中任何一项指标的提高都会牺牲另一项指标为代价。本文所介绍的宽频带范围数字锁相环采用较为简单的完成实现了捕获时间小而捕获带宽又相当宽的全数字锁相环，解决了“捕获时间”和“捕获带宽”指标相互矛盾的问题。其中“捕获带宽”指标可以通过提高工作时钟fclk的频率以及锁相环中的计数器的计数容量来进一步扩展。由于该数字锁相环可直接用于同步串行通信中二进制码流的同步时钟的恢复，可自动跟踪接收码流速率的变换，同时该设计是基于FPGA的模块化设计，便于其他数字系统设计的移植和集成，在其他数字应用系统特别是在基于FPGA的通信电路中有着重要的意义。参考文献：1. Kurt Aronow, Bela Geczy,FPGA-Based DPLL Approach Delivers Wide-Lock ange, 2005. 11, 2. 胡华春, 石玉. 数字锁相环原理与应用M. 上海科学技术出版社, 1990. 3. 方建邦, 董献忱, 王天玺. 锁相环原理及其应用M. 人民邮电出版社, 1988. 4. 潘松.黄继业. EDA技术与VHDL. 清华大学出版社, 2005.7 5. 单长虹,孟宪元, 基于FPGA的全数字锁相环路的设计.电子技术应用，2001.9.智能全数字锁相环的设计日期：2005-3-24来源：21IC中国电子网 作者：中国矿业大学 郑红党 字体：大 中 小 摘要：在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。 关键词：全数字锁相环 数字环路滤波器 数字单稳态振荡器1 引言数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路，其组成框图见图1示。当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。2 K计数器的参数设置74297中的环路滤波器采用了K计数器。其功能就是对相位误差序列计数即滤波，并输出相应的进位脉冲或是借位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而实现相位控制和锁定。K计数器中K值的选取需要由四根控制线来进行控制，模值是2的N次幂。在锁相环路同步的状态下，鉴相器既没有超前脉冲也没有滞后脉冲输出，所以K计数器通常是没有输出的；这就大大减少了由噪声引起的对锁相环路的误控作用。也就是说，K计数器作为滤波器，有效地滤除了噪声对环路的干扰作用。显然，设计中适当选取K值是很重要的。K值取得大，对抑止噪声有利（因为K值大，计数器对少量的噪声干扰不可能计满，所以不会有进位或借位脉冲输出），但这样捕捉带变小，而且加大了环路进入锁定状态的时间。反之，K值取得小，可以加速环路的入锁，但K计数器会频繁地产生进位或借位脉冲，从而导致了相位抖动，相应地对噪声的抑制能力也随之降低。为了平衡锁定时间与相位抖动之间的矛盾，理想的情况是当数字锁相环处于失步状态时，降低K计数器的设置，反之加大其设置。实现的前提是检测锁相环的工作状态。3 工作状态检测电路图2为锁相环状态检测电路，由触发器与单稳态振荡器构成，fin为输入的参考时钟，fout为锁相环振荡器输出的时钟移相900。fout对fin的抽样送入单稳态振荡器。在锁定状态如图3，fout与fin具有稳定的相位关系， fout对fin抽样应全部为0或1，这样不会激发振荡器振荡，从而lock将输出低电平；而失锁状态时如图4，fout与fin出现相位之间的滑动，抽样时就不会出现长时间的0或1，单稳态振荡器振荡，使lock输出高电平。锁相环的锁定状态保持时间的认定，可以通过设置振荡器的性能。在FPGA设计中，要采用片外元件来进行单稳定时，是很麻烦的，而且也不利于集成和代码移植。单稳态振荡器的实现也可以在FPGA内实现，利用计数器的方法可以设计全数字化的上升、下降沿双向触发的可重触发单稳态振荡器。4 智能锁相环的设计智能全数字锁相环的设计如图5所示。锁相环与CPU接口电路，由寄存器来完成。对于CPU寄存器内容分为两部分：锁相环的工作状态(只读)，k计数器的参数值(读/写)。CPU可以通过外部总线读写寄存器的内容。图5 智能全数字锁相环框图CPU根据锁相环状态就可以对锁相环K计数器进行最优设置。实际测试时设置K初始值为23，此时锁相环的捕捉带较大，在很短时间内就可以达到锁定状态，lock变为低电平。CPU检测到此信号后自动将K值加1，如lock仍然为低电平，CPU会继续增加K 值；直到锁相环失锁，记住其最佳设置值。设置K为初始值，锁定后，设置到最佳值，这样锁相会快速进入最佳的锁定状态。关于CPU的选择有三种方案：FPGA片内实现CPU。片上系统的发展使其成为可能。与片外系统共用CPU。DPLL大多用于通信系统中，而大部分通信系统都有嵌入式CPU。单独采用一个廉价单片机（如89C51）,不仅可用于智能锁相环的控制，还可控制外部RAM实现FPGA的初始装载，一机多用，经济实惠。可以视具体情况而定。5 结论智能全数字锁相环，在单片FPGA中就可以实现，借助锁相环状态监测电路，通过CPU可以缩短锁相环锁定时间，并逐渐改进其输出频率的抖动特性。解决了锁定时间与相位抖动之间的矛盾，对信息的传输质量都有很大的提高。此锁相环已用于我校研发的数字通信产品中。