计算机组成与结构.pptx

ECE 313 Fall 2006Lecture 20-Memory1/89Roadmap for the term:major topics4Overview/Abstractions and Technology4Instruction sets4Logic&arithmetic4Performance4Processor Implementation4Single-cycle implemenatation4Multicycle implementation4Pipelined Implementation4Memory systems 334Input/OutputECE 313 Fall 2006Lecture 20-Memory2/89Outline-Memory Systems4Overview 34Motivation4General Structure and Terminology(术语)4Memory Technology4Static RAM4Dynamic RAM4Disks4Cache Memory4Virtual MemoryECE 313 Fall 2006Lecture 20-Memory3/89Memory Systems-the Big Picture4Memory provides processor with4Instructions4Data 4Problem:memory is too slow and too smallControlDatapathMemoryProcessorInputOutputInstructionsData“Five Classics Components”PictureECE 313 Fall 2006Lecture 20-Memory4/89Memory Hierarchy-the Big Picture4Problem:memory is too slow and too small4Solution:memory hierarchy（层次）次）-分分层存存储器器FastestSlowestSmallestBiggestHighestLowestSpeed:Size:Cost:ControlDatapathSecondaryStorage(Disk)ProcessorRegistersL2Off-ChipCacheMainMemory(DRAM)L1 On-ChipCacheECE 313 Fall 2006Lecture 20-Memory5/89Why Hierarchy Works4The principle of locality（局部性原理）（局部性原理）4Programs access a relatively small portion of the address space at any instant of time.-在任一瞬在任一瞬间，程序只，程序只访问地址空地址空间中的一小部中的一小部分分4Temporal locality:recently accessed data is likely to be used again4Spatial locality:data near recently accessed data is likely to be used soon4Result:the illusion(幻想幻想)of large,fast memoryAddress Space02n-1Probabilityof referenceECE 313 Fall 2006Lecture 20-Memory6/89Memory Hierarchy-Speed vs.SizeControlDatapathSecondaryStorage(Disk)ProcessorRegistersL2Off-ChipCacheMainMemory(DRAM)L1 On-ChipCache0.5-255,000,000(5ms)Speed(ns):80-250100G16G16M0.25-0.5ECE 313 Fall 2006Lecture 20-Memory7/89Memory Hierarchy Terminology术语ProcessorBlocks of DataHit:Data in Upper LevelMiss:Data not in Upper Level数据复制每次只在两个相邻层次间进行数据复制每次只在两个相邻层次间进行ECE 313 Fall 2006Lecture 20-Memory8/89存存储器器层次次结构的几个构的几个术语4Hit:处理器需要的数据出理器需要的数据出现在高在高层的某个的某个块中中(green block)4Hit Rate:the fraction of memory accesses that“hit”4Hit Time:time to access the upper level(time to determine hit/miss+access time)4Miss:data must be retrieved from block in lower level(orange block)4缺失率缺失率 Miss Rate=1-(Hit Rate)4Miss Penalty:Time to replace block in upper level+Time to deliver data to the processor4Hit Time Miss RateECE 313 Fall 2006Lecture 20-Memory9/89Typical Memory Hierarchy-Details4Registers-Small,fastest on-chip storage4Managed by compiler and run-time system4Cache-Small,fast on-chip storage4Associative lookup-managed by hardware4Memory-Slower,Larger off-chip storage4Limited size 16Gb-managed by hardware,OS4Disk-Slowest,Largest off-chip storage4Virtual memory simulate a large memory using disk,hardware,and operating system4File storage-store data files using operating systemECE 313 Fall 2006Lecture 20-Memory10/89存存储器系器系统影响影响计算机的算机的许多方面多方面4用于构造存用于构造存储器系器系统的概念影响到的概念影响到计算机的算机的许多方面，多方面，如：如：4OS对存存储器和器和I/O如何管理如何管理4编译器如何生成代器如何生成代码4应用程序如何使用用程序如何使用计算机算机4性能性能评估估4因而，因而，设计人人员花花费了相当的精力开了相当的精力开发复复杂的机制以提的机制以提高存高存储器系器系统的性能的性能4本章本章进行了大量抽象和行了大量抽象和简化化ECE 313 Fall 2006Lecture 20-Memory11/89Outline-Memory Systems4Overview4Motivation4General Structure and Terminology4Memory Technology 334Static RAM4Dynamic RAM4Cache Memory4Virtual MemoryECE 313 Fall 2006Lecture 20-Memory12/89Memory Types4Static RAM4Storage using latch circuits(门锁电路）路）4Values saved while power on 4Dynamic RAM4Storage using capacitors（电容）容）4Values must be refreshedbitbitword /row select1001word/row selectbitCECE 313 Fall 2006Lecture 20-Memory13/89Tradeoffs-Static vs.Dynamic RAM4Static RAM(SRAM)-used for L1,L2 cache4Fast-0.5-25ns access time(less for on-chip)4Larger,More Expensive4Higher power consumption4Dynamic RAM(DRAM)-used for PC main memory4Slower-80-250ns access time*4Smaller,Cheaper4Lower power consumptionECE 313 Fall 2006Lecture 20-Memory14/89DRAM OrganizationRow DecoderColumn Selector/Latch/IORowAddressColumnAddress/RAS/CASDATARow Select LineBit(data)LineECE 313 Fall 2006Lecture 20-Memory15/8900010011DRAM Read OperationRow DecoderColumn Selector/Latch/IORowAddressColumnAddress/RAS/CASDATAECE 313 Fall 2006Lecture 20-Memory16/89DRAM Trends（趋势）4RAM size:4X every 3 years4RAM speed:2X every 10 years DRAMYearSizeCycle Time198064 Kb250 ns1983256 Kb 220 ns19861 Mb190 ns19894 Mb165 ns199216 Mb145 ns199564 Mb120 ns1997?128 Mb?ns1999?256 Mb?ns1980-1995Size change:1000:1!1980-1995Speed change:2:1!ECE 313 Fall 2006Lecture 20-Memory17/89The Processor/Memory Speed GapDRAM9%/yr.(2X/10 yrs)110100100019801981198319841985198619871988198919901991199219931994199519961997199819992000DRAMCPU1982Processor-MemoryPerformance Gap:(grows 50%/year)PerformanceTime“Moores Law”ECE 313 Fall 2006Lecture 20-Memory18/89定位定位导致速度差异的原因致速度差异的原因Addressing the Speed Gap4Latency depends on physical limitations4Bandwidth can be increased using:4并行并行Parallelism transfer(传输)more bits/word4Burst transfers-transfer successive words on each cycle在每个周期中在每个周期中传输连续的机器字的机器字4So.use bandwidth to support memory hierarchy(层次次)!4Use cache to support locality of reference4Design hierarchy to transfer large blocks of memoryECE 313 Fall 2006Lecture 20-Memory19/89Current DRAM Parts4Synchronous同步的同步的 DRAM(SDRAM)-clocked transfer of bursts of data starting at a specific address4Double-Data Rate SDRAM-transfer two bits/clock cycle4Quad（方形）（方形）-Data Rate SDRAM-transfer four bits/clock cycle4Rambus RDRAM-High-speed interface for fast transfers4Current PCs use some form of SDRAM/RDRAM4SDRAM w/PC100 or PC133 memory bus4RDRAM w/PC800 memory busECE 313 Fall 2006Lecture 20-Memory20/89Memory Configuration in Current PCsProcessorSystemControllerL1 CacheMain Memory(DRAM)L2/L3 Cache(SRAM)(I/O Bus)ECE 313 Fall 2006Lecture 20-Memory21/89主存是以存储芯片为基本单位构成主存是以存储芯片为基本单位构成用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有片的片选有效效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位ECE 313 Fall 2006Lecture 20-Memory22/890,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读/写选通写选通A3A2A1A0存储芯片的译码驱动方式存储芯片的译码驱动方式-线选法线选法00000,00,7007D07D 读读/写写选通选通ECE 313 Fall 2006Lecture 20-Memory23/89A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写存储芯片的译码驱动方式存储芯片的译码驱动方式-重合法重合法00000000000,031,00,31I/OD0,0读读ECE 313 Fall 2006Lecture 20-Memory24/89静态静态 RAM(SRAM)基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8AA写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择T1 T4ECE 313 Fall 2006Lecture 20-Memory25/89AT1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择DOUT静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开T7、T8 开开列选列选读放读放DOUTVAT6T8DOUTECE 313 Fall 2006Lecture 20-Memory26/89T1 T4T5T6T7T8AADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放 DIN列选列选T7、T8 开开（左）（左）反相反相T5A（右）（右）T8T6ADINDINT7ECE 313 Fall 2006Lecture 20-Memory27/89静态静态 RAM 芯片举例芯片举例-Intel 2114存储容量存储容量1K4位位.I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel 2114这些存储元件应该如何排列？才能给出一个存储单元的地址这些存储元件应该如何排列？才能给出一个存储单元的地址而一次读出而一次读出4位信息。位信息。1、立体；、立体；2、平面、平面ECE 313 Fall 2006Lecture 20-Memory28/89Intel 2114 RAM 矩阵矩阵(64 64)读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组ECE 313 Fall 2006Lecture 20-Memory29/89150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000Intel 2114 RAM 矩阵矩阵(64 64)读读ECE 313 Fall 2006Lecture 20-Memory30/89第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348ECE 313 Fall 2006Lecture 20-Memory31/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348ECE 313 Fall 2006Lecture 20-Memory32/89150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)读读0163248CSWEECE 313 Fall 2006Lecture 20-Memory33/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECSCSWE15031164732634801632480000000000ECE 313 Fall 2006Lecture 20-Memory34/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248ECE 313 Fall 2006Lecture 20-Memory35/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路ECE 313 Fall 2006Lecture 20-Memory36/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路1503116473263480163248I/O1I/O2I/O3I/O4ECE 313 Fall 2006Lecture 20-Memory37/89A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写ECE 313 Fall 2006Lecture 20-Memory38/89150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000Intel 2114 RAM 矩阵矩阵(64 64)写写ECE 313 Fall 2006Lecture 20-Memory39/89第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000Intel 2114 RAM 矩阵矩阵(64 64)写写150311647326348ECE 313 Fall 2006Lecture 20-Memory40/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECSECE 313 Fall 2006Lecture 20-Memory41/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4ECE 313 Fall 2006Lecture 20-Memory42/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路ECE 313 Fall 2006Lecture 20-Memory43/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路ECE 313 Fall 2006Lecture 20-Memory44/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4WECSECE 313 Fall 2006Lecture 20-Memory45/89第一组第一组第二组第二组第三组第三组第四组第四组Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路WECS0163248ECE 313 Fall 2006Lecture 20-Memory46/89DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11动态动态 RAM(DRAM)-基本单元电路基本单元电路读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为“1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时CS充电充电 为为“1”放电放电 为为“0”T3T2T1T无电流无电流有电流有电流ECE 313 Fall 2006Lecture 20-Memory47/89单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0动态动态 RAM 芯片举例芯片举例-三管动态三管动态 RAM 芯片芯片(Intel 1103)读读00000000000D0 0单元单元电路电路读读 写写 控控 制制 电电 路路ECE 313 Fall 2006Lecture 20-Memory48/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0三管动态三管动态 RAM 芯片芯片(Intel 1103)写写ECE 313 Fall 2006Lecture 20-Memory49/8911111三管动态三管动态 RAM 芯片芯片(Intel 1103)写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0ECE 313 Fall 2006Lecture 20-Memory50/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111三管动态三管动态 RAM 芯片芯片(Intel 1103)写写ECE 313 Fall 2006Lecture 20-Memory51/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111三管动态三管动态 RAM 芯片芯片(Intel 1103)写写ECE 313 Fall 2006Lecture 20-Memory52/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111111010001 1三管动态三管动态 RAM 芯片芯片(Intel 1103)写写ECE 313 Fall 2006Lecture 20-Memory53/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001三管动态三管动态 RAM 芯片芯片(Intel 1103)写写ECE 313 Fall 2006Lecture 20-Memory54/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001三管动态三管动态 RAM 芯片芯片(Intel 1103)写写读读 写写 控控 制制 电电 路路ECE 313 Fall 2006Lecture 20-Memory55/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001三管动态三管动态 RAM 芯片芯片(Intel 1103)写写读读 写写 控控 制制 电电 路路ECE 313 Fall 2006Lecture 20-Memory56/89A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001三管动态三管动态 RAM 芯片芯片(Intel 1103)写写读读 写写 控控 制制 电电 路路ECE 313 Fall 2006Lecture 20-Memory57/89存储器与存储器与 CPU 的连接的连接-存储器容量的扩展存储器容量的扩展(1)位扩展位扩展（增加存储字长）（增加存储字长）用用 2片片 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWEECE 313 Fall 2006Lecture 20-Memory58/89(2)字扩展（增加存储字的数量）字扩展（增加存储字的数量）用用 2片片 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线 1K 8位位 1K 8位位D7D0WEA1A0A9CS0A10 1CS1ECE 313 Fall 2006Lecture 20-Memory59/89(3)字、位扩展字、位扩展用用 8片片 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码.1K41K41K41K41K41K41K41K4ECE 313 Fall 2006Lecture 20-Memory60/89存储器与存储器与 CPU 的连接的一般步骤的连接的一般步骤(1)地址线的连接：首选低位地址；地址线的连接：首选低位地址；(2)数据线的连接：位数要相等；数据线的连接：位数要相等；(3)读读/写线的连接：直接相连；写线的连接：直接相连；(4)片选线的连接：片选线的连接：MREQ和空闲的高地址组合和空闲的高地址组合(5)合理选用芯片：合理选用芯片：RAM/ROM分清分清(6)其他其他 时序、负载时序、负载Attention:地址线不可悬空，多余的地址线作为控制线，地地址线不可悬空，多余的地址线作为控制线，地址线的特定组合决定控制逻辑的设计址线的特定组合决定控制逻辑的设计ECE 313 Fall 2006Lecture 20-Memory61/89例例题：4设CPU有有16根地址根地址线，8根数据根数据线，用，用MREQ（低（低电平有平有效）作效）作访存控制信号，用存控制信号，用WR作作读/写控制信号（高写控制信号（高电平平为读，低，低电平平为写）。写）。现有如下存有如下存储芯片：芯片：1Kx4位位RAM；4Kx8RAM；8Kx8RAM；2Kx8位位ROM；4Kx8ROM；8Kx8ROM，及，及74L138译码器和各种器和各种门电路。路。4请画出画出CPU与存