电子技术基础(数字部分)第五版答案康华光.doc

第一章 数字逻辑习题1.1数字电路与数字信号1、1、2 图形代表得二进制数0101101001.1.4一周期性数字波形如图题所示,试计算:(1)周期;(2)频率;(3)占空比例MSBLSB0 1 2 11 12 (ms)解:因为图题所示为周期性数字波,所以两个相邻得上升沿之间持续得时间为周期,T=10ms频率为周期得倒数,f=1/T=1/0、01s=100HZ占空比为高电平脉冲宽度与周期得百分比,q=1ms/10ms*100%=10%1. 2数制1、2、2将下列十进制数转换为二进制数,八进制数与十六进制数(要求转换误差不大于 42、(2)127 (4)2、718解:(2)(127)D=1=(10000000)B1=(1111111)B=(177)O=(7F)H 72(4)(2、718)D=(10、1011)B=(2、54)O=(2、B)H1. 4二进制代码1、4、1将下列十进制数转换为8421BCD码:(1)43 (3)254、25解:(43)D=(01000011)BCD1、4、3试用十六进制写书下列字符繁荣ASC码得表示:P28(1)+ (2) (3)you (4)43解:首先查出每个字符所对应得二进制表示得ASC码,然后将二进制码转换为十六进制数表示。(1)“+”得ASC码为0101011,则(00101011)B=(2B)H(2)得ASC码为1000000,(01000000)B=(40)H(3)you得ASC码为本1111001,1101111,1110101,对应得十六进制数分别为79,6F,75(4)43得ASC码为0110100,0110011,对应得十六紧张数分别为34,331. 6逻辑函数及其表示方法1、6、1在图题1、 6、1中,已知输入信号A,B得波形,画出各门电路输出L得波形。解: (a)为与非, (b)为同或非,即异或第二章 逻辑代数 习题解答2、1、1 用真值表证明下列恒等式(3)ABABAB=+(AB)=AB+AB解:真值表如下ABABABABABAB+AB0001011011000010100001100111由最右边2栏可知,与AB+AB得真值表完全相同。2、1、3 用逻辑代数定律证明下列等式(3)AABCACDCDEACDE+=+解:AABCACDCDE+(1)ABCACDCDE=+AACDCDE=+ACDCDE=+ACDE=+2、1、4 用代数法化简下列各式(3)ABCBC+解:ABCBC+(ABCBC=+ABACBBBCCBC=+(1ABCABB=+ABC=+(6)(ABABABAB+解:(ABABABAB+ABABABAB=、+、+BABAB=+ABB=+AB=+AB=(9)ABCDABDBCDABCBDBC+解:ABCDABDBCDABCBDBC+(ABCDDABDBCDCBACADCDBACADBACDABBCBD=+=+=+=+=+2、1、7 画出实现下列逻辑表达式得逻辑电路图,限使用非门与二输入与非门(1) LABAC=+(2)LDAC=+(3)(LABCD=+2、2、2 已知函数L(A,B,C,D)得卡诺图如图所示,试写出函数L得最简与或表达式解:(,)LABCDBCDBCDBCDABD=+2、2、3 用卡诺图化简下列个式(1)ABCDABCDABADABC+解:ABCDABCDABADABC+ABCDABCDABCCDDADBBCCABCDD=+ABCDABCDABCDABCDABCDABCDABCD=+(6) (,)(0,2,4,6,9,13)(1,3,5,7,11,15)LABCDmd=+解:LAD=+(7) (,)(0,13,14,15)(1,2,3,9,10,11)LABCDmd=+解:LADACAB=+2、2、4 已知逻辑函数LABBCCA=+,试用真值表,卡诺图与逻辑图(限用非门与与非门)表示解:1由逻辑函数写出真值表ABCL000000110101011110011011110111102由真值表画出卡诺图3由卡诺图,得逻辑表达式LABBCAC=+用摩根定理将与或化为与非表达式LABBCACABBCAC=+=、4由已知函数得与非与非表达式画出逻辑图第三章习题3、1 MOS逻辑门电路3、1、1根据表题3、1、1所列得三种逻辑门电路得技术参数,试选择一 种最合适工作在高噪声环境下得门电路。表题3、1、1 逻辑门电路得技术参数表(min)/OHVVVOL(max)/V(min)/IHVV(max)/ILVV逻辑门A2、40、420、8逻辑门B3、50、22、50、6逻辑门C4、20、23、20、8解:根据表题3、1、1所示逻辑门得参数,以及式(3、1、1)与式(3、1、2),计算出逻辑门A得高电平与低电平噪声容限分别为:NHAV=2、4V2V=0、4V (min)OHV(min)IHV(max)NLAV=0、8V0、4V=0、4V (max)ILV(max)OLV同理分别求出逻辑门B与C得噪声容限分别为:NHBV=1VNLBV=0、4VNHCV=1VNLCV=0、6V电路得噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C3、1、3根据表题3、1、3所列得三种门电路得技术参数,计算出它们得延时功耗积,并确定哪一种逻辑门性能最好表题3、1、3 逻辑门电路得技术参数表/pLHtn/pHLtn/DPmW逻辑门A11、216逻辑门B568逻辑门C10101解:延时功耗积为传输延长时间与功耗得乘积,即DP= tpdPD根据上式可以计算出各逻辑门得延时功耗分别为ADP =2PLHPHLtt+DP=(11、2)2ns+* 16mw=17、6* 1210、J=17、6PJ同理得出: BDP=44PJ CDP=10PJ,逻辑门得DP值愈小,表明它得特性愈好,所以逻辑门C得性能最好、3、1、5 为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0: (1)输入端接地; (2)输入端接低于1、5V得电源; (3)输入端接同类与非门得输出低电压0、1V; (4)输入端接10k得电阻到地、解:对于74HC系列CMOS门电路来说,输出与输入低电平得标准电压值为:OLV=0、1V, ILV=1、5V,因此有:(1) =0 ViILV=1、5V,属于逻辑门0(2) 1、5V=ViILV,属于逻辑门0(3) 0、1ViILV=1、5V,属于逻辑门0(4)由于CMOS管得栅极电流非常小,通常小于1uA,在10k电阻上产生得压降小于10mV即Vi0、01V2、1V时,将使T1得集电结正偏,T2,T3处于饱与状态,这时VB1被钳位在2、4V,即T1得发射结不可能处于导通状态,而就是处于反偏截止。由(1)(2),当VB12、1V,与非门输出为低电平。(4)与非门输入端接10k得电阻到地时,教材图3、2、8得与非门输入端相当于解3、2、2图所示。这时输入电压为VI=(VccVBE)=10(50、7)(10+4)=3、07V。若T1导通,则VBI=3、07+ VBE=3、07+0、5=3、57 V。但VBI就是个不可能大于2、1V得。当VBI=2、1V时,将使T1管得集电结正偏,T2,T3处于饱与,使VBI被钳位在2、1V,因此,当RI=10k时,T1将处于截止状态,由(1)这时相当于输入端输入高电平。3、2、3 设有一个74LS04反相器驱动两个74ALS04反相器与四个74LS04反相器。(1)问驱动门就是否超载？(2)若超载,试提出一改进方案;若未超载,问还可增加几个74LS04门？解:(1)根据题意,74LS04为驱动门,同时它有时负载门,负载门中还有74LS04。从主教材附录A查出74LS04与74ALS04得参数如下(不考虑符号)74LS04:=8mA,=0、4mA;=0、02mA、 (max)OLI(max)OHI(max)IHI4个74LS04得输入电流为:4=4(max)ILI0、4mA=1、6mA,4=4(max)IHI0、02mA=0、08mA2个74ALS04得输入电流为:2=2(max)ILI0、1mA=0、2mA,2=2(max)IHI0、02mA=0、04mA。 拉电流负载情况下如图题解3、2、3(a)所示,74LS04总得拉电流为两部分,即4个74ALS04得高电平输入电流得最大值4=0、08mA电流之与为0、08mA+0、04mA=0、12mA、而74LS04能提供0、4mA得拉电流,并不超载。(max)IHI 灌电流负载情况如图题解3、2、3(b)所示,驱动门得总灌电流为1、6mA+0、2mA=1、8mA、而74LS04能提供8mA得灌电流,也未超载。(2)从上面分析计算可知,74LS04所驱动得两类负载无论书灌电流还就是拉电流均未超3、2、4 图题3、2、4所示为集电极门74LS03驱动5个CMOS逻辑门,已知OC门输管截止时得漏电流=0、2mA;负载门得参数为:=4V,=1V,=1A试计算上拉电阻得值。从主教材附录A查得74LS03得参数为:=2、7V,=0、5V,=8mA、根据式(3、1、6)形式(3、1、7)可以计算出上拉电阻得值。灌电流情况如图题解3、2、4(a)所示,74LS03输出为低电平,=5(min)OHV(max)OLV(max)OLI(ILtotalIILI=50、001mA=0、005mA,有=(min)pR(max)(max)DDOLOLILtotalVVII、=(54)(80、005)VmA、0、56K拉电流情况如图题解3、2、4(b)所示,74LS03输出为高电平,(IHtotalI=5IHI=50、001mA=0、005mA 由于为了保证负载门得输入高电平,取=4V有 (min)OHV(min)IHV(min)OHV(max)PR=(min)DDHOLtotalIHtotalVVoII、+=(54)(0、20、005)VmA、=4、9K综上所述,PR得取值范围为0、564、93、6、7 设计一发光二极管(LED)驱动电路,设LED得参数为FV=2、5V, DI=4、5Ma;若=5V,当LED发亮时,电路得输出为低电平,选出集成门电路得型号,并画出电路图、CCV解:设驱动电路如图题解3、6、7所示,选用74LSO4作为驱动器件,它得输出低电平电流=8mA, =0、5V,电路中得限流电阻 (max)OLI(max)OLVR=(max)CCFOLDVVVI、=(52、50、5)4、5vmA、444第四章 组合逻辑 习题解答4.1.2 组合逻辑电路及输入波形(A、B)如图题4、1、2所示,试写出输出端得逻辑表达式并画出输出波形。412、bmp4121、bmp解:由逻辑电路写出逻辑表达式LABABAB=+=、首先将输入波形分段,然后逐段画出输出波形。当A、B信号相同时,输出为1,不同时,输出为0,得到输出波形。如图所示4122、bmp4.2.1 试用2输入与非门设计一个3输入得组合逻辑电路。当输入得二进制码小于3时,输出为0;输入大于等于3时,输出为1。解: 根据组合逻辑得设计过程,首先要确定输入输出变量,列出真值表。由卡诺图化简得到最简与或式,然后根据要求对表达式进行变换,画出逻辑图1) 设入变量为A、B、C输出变量为L,根据题意列真值表A B C L000000100100011110011011110111112) 由卡诺图化简,经过变换得到逻辑表达式4211、bmp* LABCABC=+=3) 用2输入与非门实现上述逻辑表达式 4212、bmp4.2.7 某足球评委会由一位教练与三位球迷组成,对裁判员得判罚进行表决。当满足以下条件时表示同意;有三人或三人以上同意,或者有两人同意,但其中一人就是叫教练。试用2输入与非门设计该表决电路。解: 1)设一位教练与三位球迷分别用A与B、C、D表示,并且这些输入变量为1时表示同意,为0时表示不同意,输出L表示表决结果。L为1时表示同意判罚,为0时表示不同意。由此列出真值表输入 输出A B C D L000000001000100001100100001010011000111110000100111010110111110011101111101111112)由真值表画卡诺图427、bmp由卡诺图化简得L=AB+AC+AD+BCD由于规定只能用2输入与非门,将上式变换为两变量得与非与非运算式*LABACADBCDABACADBCD=3)根据L得逻辑表达式画出由2输入与非门组成得逻辑电路4273、bmp4.3.3 判断图所示电路在什么条件下产生竞争冒险,怎样修改电路能消除竞争冒险?433、bmp解: 根据电路图写出逻辑表达式并化简得*LABBC=+当A=0,C=1时,LBB=+ 有可能产生竞争冒险,为消除可能产生得竞争冒险,增加乘积项使AC ,使 *LABBCAC=+ ,修改后得电路如图4332、bmp4、4、4 试用74HC147设计键盘编码电路,十个按键分别对应十进制数09,编码器得输出为8421BCD码。要求按键9得优先级别最高,并且有工作状态标志,以说明没有按键按下与按键0按下两种情况。解:真值表电路图4、4、6 用译码器74HC138与适当得逻辑门实现函数F=、解:将函数式变换为最小项之与得形式F=将输入变量A、B、C分别接入、端,并将使能端接有效电平。由于74HC138就是低电平有效输出,所以将最小项变换为反函数得形式L =在译码器得输出端加一个与非门,实现给定得组合函数。4、4、14 七段显示译码电路如图题4.4.14(a)所示,对应图题4.4,14(b)所示输人波形,试确定显示器显示得字符序列解:当LE=0时,图题4,4。14(a)所示译码器能正常工作。所显示得字符即为A2A2A1A所表示得十进制数,显示得字符序列为0、1、6 、9、4。当LE由0跳变1时,数字4被锁存,所以持续显示4。4、4、19试用4选1数据选择器74HC153产生逻辑函数、 (,)(1,2,6,7)LABCm=解:74HC153得功能表如教材中表解4、4、19所示。根据表达式列出真值表如下。将变量A、B分别接入地址选择输入端、,变量C接入输入端。从表中可以瞧出输出L与变量C之间得关系,当AB=00时,LC,因此数据端1S0S0I接C;当AB=01时,L=,_C1I接;当AB为10与11时,L分别为0与1,数据输入端_C2I与3I分别接0与1。由此可得逻辑函数产生器,如图解4、4、19所示。输入输出ABCL0000L=C00110101_LC=01101000010101101111114、4、21 应用74HC151实现如下逻辑函数。解:1、154mmmCBACBACBAF+=+=D1=D4=D5=1,其她=02、4,4.26 试用数值比较器74HC85设计一个8421BCD码有效性测试电路,当输人为8421BCD码时,输出为1,否则为0。解:测试电路如图题解4.4.26所示,当输人得08421BCD码小于1010时,FAB输出为1,否则 0为0。 14.4.31 由4位数加法器74HC283构成得逻辑电路如图题4。4.31所示,M与N为控制端,试分析该电路得功能。解:分析图题4.4,31所示电路,根据MN得不同取值,确定加法器74HC283得输入端B3B2B1B0得值。当MN00时,加法器74HC283得输人端B3B2B1B00000,则加法器得输出为SI。当MN01时,输入端B3B2B1B00010,加法器得输出SI2。同理,可分析其她情况,如表题解4.4.31所示。该电路为可控制得加法电路。第六章 习题答案6、1、6已知某时序电路得状态表如表题6.1,6所示,输人为A,试画出它得状态图。如果电路得初始状态在b,输人信号A依次就是0、1、0、1、1、1、1,试求其相应得输出。解:根据表题6。1.6所示得状态表,可直接画出与其对应得状态图,如图题解6.1。6(a)所示。当从初态b开始,依次输人0、1、0、1、1、1、1信号时,该时序电路将按图题解6,1.6(b)所示得顺序改变状态,因而其相应得输出为1、0、1、0、1、0、1。6、2、1试分析图题6。2.1(a)所示时序电路,画出其状态表与状态图。设电路得初始状态为0,试画出在图题6.2.1(b)所示波形作用下,Q与z得波形图。解:状态方程与输出方程:6、2、4 分析图题6.2。4所示电路,写出它得激励方程组、状态方程组与输出方程,画出状态表与状态图。解:激励方程状态方程输出方程Z=AQ1Q0根据状态方程组与输出方程可列出状态表,如表题解6.2.4所示,状态图如图题解6。2.4所示。6、2、5 分析图题6.2.5所示同步时序电路,写出各触发器得激励方程、电路得状态方程组与输出方程,画出状态表与状态图。解:激励方程状态方程输出方程根据状态方程组与输出方程列出该电路得状态表,如表题解6,2,5所示,状态图如图题解6。2.5所示。6、3、1 用JK触发器设计一个同步时序电路,状态表如下解:所要设计得电路有4个状态,需要用两个JK触发器实现。(1)列状态转换真值表与激励表由表题6。3.1所示得状态表与JK触发器得激励表,可列出状态转换真值表与对各触发器得激励信号,如表题解6.3。1所示。(2)求激励方程组与输出方程由表题解6.3.1画出各触发器J、K端与电路输出端y得卡诺图,如图题解6.3.1(a)所示。从而,得到化简得激励方程组输出方程Y=Q1Q0Q1Q0A由输出方程与激励方程话电路6、3、4 试用下降沿出发得D触发器设计一同步时序电路,状态图如6、3、4(a), S0S1S2得编码如6、3、4(a)解:图题6.3。4(b)以卡诺图方式表达出所要求得状态编码方案,即S000,Si01,S210,S3为无效状态。电路需要两个下降沿触发得D触发器实现,设两个触发器得输出为Q1、Q0,输人信号为A,输出信号为Y(1)由状态图可直接列出状态转换真值表,如表题解6。3.4所示。无效状态得次态可用无关项表示。(2)画出激励信号与输出信号得卡诺图。根据D触发器得特性方程,可由状态转换真值表直接画出2个卡诺图,如图题解6.3。4(a)所示。 (3)由卡诺图得激励方程输出方程Y=AQ1(4)根据激励方程组与输出方程画出逻辑电路图,如图题解6.3.4(b)所示。(5)检查电路就是否能自启动。由D触发器得特性方程QlD,可得图题解6.3,4(b)所示电路得状态方程组为代入无效状态11,可得次态为00,输出Y=1。如图(c)6、5、1 试画出图题1所示电路得输出(Q3Q0)波形,分析电路得逻辑功能。解:74HC194功能由S1S0控制00 保持, 01右移 10 左移 11 并行输入当启动信号端输人一低电平时,使S1=1,这时有S。Sl1,移位寄存器74HC194执行并行输人功能,Q3Q2Q1Q0D3D2D1D01110。启动信号撤消后,由于Q。0,经两级与非门后,使S1=0,这时有S1S001,寄存器开始执行右移操作。在移位过程中,因为Q3Q2、Q1、Q0中总有一个为0,因而能够维持S1S0=01状态,使右移操作持续进行下去。其移位情况如图题解6,5,1所示。由图题解6.5。1可知,该电路能按固定得时序输出低电平脉冲,就是一个四相时序脉冲产生电路。6、5、6 试用上升沿触发得D触发器及门电路组成3位同步二进制加1计数器;画出逻辑图解:3位二进制计数器需要用3个触发器。因就是同步计数器,故各触发器得CP端接同一时钟脉冲源。(1)列出该计数器得状态表与激励表,如表题解6、5、6所示(2) 用卡诺图化简,得激励方程(3)画出电路6、5、10 用JK触发器设计一个同步六进制加1计数器解:需要3个触发器(1)状态表,激励表(2)用卡诺图化简得激励方程(3)画出电路图(4)检查自启动能力。当计数器进入无效状态110时,在CP脉冲作用下,电路得状态将按110111000 变化,计数器能够自启动。6、5、15 试用74HCT161设计一个计数器,其计数状态为自然二进制数10011111。解:由设计要求可知,74HCT161在计数过程中要跳过00001000九个状态而保留10011111七个状态。因此,可用“反馈量数法”实现:令74HCT161得数据输人端D3D2D1D01001,并将进位信号TC经反相器反相后加至并行置数使能端上。所设计得电路如图题解6。5.15所示。161为异步清零,同步置数。6、5、18 试分析电路,说明电路就是几进制计数器解:两片74HCT161级联后,最多可能有162256个不同得状态。而用“反馈置数法”构成得图题6.5。18所示电路中,数据输人端所加得数据01010010,它所对应得十进制数就是82,说明该电路在置数以后从01010010态开始计数,跳过了82个状态。因此,该计数器得模M=25582174,即一百七十四进制计数器。6、5、19 试用74HCT161构成同步二十四一制计数器,要求采用两种不同得方法。解:因为M=24,有16M256,所以要用两片74HCT161。将两芯片得CP端直接与计数脉冲相连,构成同步电路,并将低位芯片得进位信号连到高位芯片得计数使能端。用“反馈清零法”或“反馈置数法”跳过25624232个多余状态。反馈清零法:利用74HCT161得“异步清零”功能,在第24个计数脉冲作用后,电路得输出状态为00011000时,将低位芯片得Q3及高位芯片得Q0信号经与非门产生清零信号,输出到两芯片得异步清零端,使计数器从00000000状态开始重新计数。其电路如图题解6.5.19(a)所示。反馈置数法:利用74HCT161得“同步预置”功能,在两片74HCT161得数据输入端上从高位到低位分别加上11101000(对应得十进制数就是232),并将高位芯片得进位信号经反相器接至并行置数使能端。这样,在第23个计数脉冲作用后,电路输出状态为11111111,使进位信号TC1,将并行置数使能端置零。在第24个计数脉冲作用后,将11101000状态置人计数器,并从此状态开始重新计数。其电路如图题解6。5.19(b)所示。第七章 习题答案7、1、1 指出下列存储系统各具有多少个存储单元,至少需要几根地址线与数据线。(1)64K1 (2)256K4 (3)lM1 (4)128K8解:求解本题时,只要弄清以下几个关系就能很容易得到结果:存储单元数=字数位数地址线根数(地址码得位数)n与字数N得关系为:N=2n数据线根数位数(1)存储单元64K164K(注:lK1024);因为,64K2。,即亢16,所以地址线为16根;数据线根数等于位数,此处为1根。同理得:(2)1M个存储单元,18根地址线,4根数据线。(3)1M个存储单元,18根地址线,1根数据线。 ！ (4)lM个存储单元,17根地址线,8根数据线。7、1、2 设存储器得起始地址为全0,试指出下列存储系统得最高地址为多少？(1)2K1 (2)16K4 (3)256K32解:因为存储系统得最高地址字数十起始地址一1,所以它们得十六进制地址就是:(1) 7FFH (2) 3FFFH (3) 3FFFFH 7,2.4 一个有1M1位得DRAM,采用地址分时送人得方法,芯片应具有几条地址线？解:由于1M=210210,即行与列共需20根地址线。所以,采用地址分时送人得方法,芯片应具有10根地址线。7.2.5 试用一个具有片选使能CE、输出使能OE、读写控制WE、容量为8 K8位得sRAM芯片,设计一个16K16位得存储器系统,试画出其逻辑图。解:采用8K8位得sRAM构成16K16位得存储器系统,必须同时进行字扩展与位扩展。用2片8K8位得芯片,通过位扩展构成8K16位系统,此时需要增加8根数据线。要将8K16位扩展成16K16位得存储器系统,还必须进行字扩展。因此还需2片8K8位得芯片通过同样得位扩展,构成8K16位得存储系统,再与另一个8K16位存储系统进行字扩展,从而实现16K16位得存储器系统,此时还需增加1根地址线。系统共需要4片8K8位得SRAM芯片。用增加得地址线A13控制片选使能CE便可实现字扩展,两片相同地址得sRAM可构成16位数据线。其逻辑图如图题解7。2.5所示。其中(0)与(1)、(2)与(3)分别构成两个8K16位存储系统;非门将A13反相,并将A13与/A13分别连接到两组8K16得片选使能端CE上,实现字扩展。