第9章触发器与时序逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,主编 李中发,制作 李中发,2005年1月,电子技术,第9章 触发器与时序逻辑电路,学习要点,掌握各种,RS,触发器、,JK,触发器和,D,触发器的逻辑功能,掌握时序逻辑电路的分析方法，能熟练分析寄存器、计数器等常用时序逻辑电路,理解数码寄存器、移位寄存器、二进制计数器和十进制计数器的工作原理,理解555定时器的工作原理和逻辑功能,理解由555定时器组成的单稳态触发器和无稳态触发器的工作原理,第9章 触发器与时序逻辑电路,9.1 双稳态触发器,9.2 寄存器,9.3 计数器,9.4 脉冲信号的产生与整形,触发器是构成时序逻辑电路的基本逻辑部件。,它有两个稳定的状态：0状态和1状态；,在不同的输入情况下，它可以被置成0状态或1状态；,当输入信号消失后，所置成的状态能够保持不变。,所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。,9.1 双稳态触发器,9.1.1 RS触发器,电路组成和逻辑符号,信号输入端，低电平有效。,信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，,1、基本RS触发器,0 1,0,1 0,1,1,1,1,0,1,1,不变,1,0,0,0,1,1,0,0,不定,？,0 1,0,1 0,1,1 1,不变,功能表,基本RS触发器的特点,（1）触发器的次态不仅与输入信号状态有关，而且与触发器原来的状态有关。,（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。,（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。,（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。,C0时，触发器保持原来状态不变。,C1时，工作情况与基本RS触发器相同。,2、同步RS触发器,功能表,在数字电路中，凡根据输入信号,R,、,S,情况的不同，具有置,0,、置,1,和保持功能的电路，都称为,RS,触发器。,主要特点,波形图,（1）时钟电平控制。在,CP,1期间接收输入信号，,CP,0时状态保持不变，与基本,RS,触发器相比，对触发器状态的转变增加了时间控制。,（2）,R,、,S,之间有约束。不能允许出现,R,和,S,同时为1的情况，否则会使触发器处于不确定的状态。,不变,不变,不变,不定,置1,置0,置1,3、计数式RS触发器,设触发器的初始状态为0。根据同步,RS,触发器的逻辑功能可知，第1个时钟脉冲,C,到来时，因,R,=,Q,=0、,S,=,Q,=1，所以触发器状态翻转为1，即,R,=,Q,=1、,S,=,Q,=0；第2个时钟脉冲,C,到来时，触发器状态翻转为0，即,R,=,Q,=0、,S,=,Q,=1。由此可见，每输入一个时钟脉冲,C,，触发器状态翻转一次，故称为计数式,RS,触发器，计数式触发器常用来累计时钟脉冲,C,的个数。,9.1.2 D触发器,1、同步D触发器,C,=0时触发器状态保持不变。,C,=1时，根据同步,RS,触发器的逻辑功能可知，如果,D,=0，则,R,=1,，S,=0,，,触发器置0；如果,D,=1，则,R,=0,，S,=1,，,触发器置1。,波形图,在数字电路中，凡在,CP,时钟脉冲控制下，根据输入信号,D,情况的不同，具有置0、置1功能的电路，都称为,D,触发器。,CP=1期间有效,2、维持阻塞D触发器,（1）,D,=0。,当C,=0时，G,3,、G,4,和G,6,的输出均为1，G,5,输出为0，触发器的状态不变。当,C,从0上跳为1，即,C,=1时，G,3,、G,5,和G,6,的输出不变，G,4,输出由1变为0，使触发器置0。,（2）,D,=1。当,C,=0时，G,3,和G,4,的输出为1，G,6,的输出为0，G,5,的输出为1，触发器的状态不变。当,C,=1时，G,3,的输出由1变为0，使触发器置1。,维持阻塞,D,触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端,Q,的状态随着输入端,D,的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后,Q,的状态和该脉冲来到之前,D,的状态一样。即有：,逻辑符号,波形图,Q,n,+1,=,D,C,上升沿时刻有效,9.1.3 主从JK触发器,工作原理,0,1,（1）接收输入信号的过程。,C=1时，主触发器被打开，可以接收输入信号,J,、,K,，其输出状态由输入信号的状态决定。但由于C=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。,0,1,（2）输出信号过程,当,C,下降沿到来时，即,C,由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在C=1期间接收的内容被存储起来。同时，由于C由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在C=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。,逻辑功能分析,（1）,J,=0,、K,=0。设触发器的初始状态为0，此时主触发器的,R,1,=0,、S,1,=0，在,C,=1时主触发器保持0状态不变；当,C,从1变0时，由于从触发器的,R,2,=1,、S,2,=0，也保持为0状态不变。如果触发器的初始状态为1，当,C,从1变0时，触发器则保持1状态不变。可见不论触发器原来的状态如何，当,J,=,K,=0时，触发器的状态均保持不变。,（2）,J,=0,、K,=1。设触发器的初始状态为0，此时主触发器的,R,1,=0,、S,1,=0，在,C,=1时主触发器保持0状态不变；当,C,从1变0时，由于从触发器的,R,2,=1,、S,2,=0，也保持为0状态不变。如果触发器的初始状态为1，则由于,R,1,=1,、S,1,=0，在,C,=1时将主触发器翻转为0状态；当,C,从1变0时，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当,J,=0,、K,=1时，输入时钟脉冲,C,后，触发器的状态均为0状态。,（3）,J,=1,、K,=0。设触发器的初始状态为0，此时主触发器的,R,1,=0,、S,1,=1，在,C,=1时主触发器翻转为1状态；当,C,从1变0时，由于从触发器的,R,2,=0,、S,2,=1，翻转为1状态。如果触发器的初始状态为1，则由于,R,1,=0,、S,1,=0，在,C,=1时主触发器状态保持1状态不变；当,C,从1变0时，由于从触发器的,R,2,=0,、S,2,=1，从触发器状态也状态保持1状态不变。可见不论触发器原来的状态如何，当,J,=1,、K,=0时，输入时钟脉冲,C,后，触发器的状态均为1状态。,（4）,J,=1,、K,=1。设触发器的初始状态为0，此时主触发器的,R,1,=0,、S,1,=1，在,C,=1时主触发器翻转为1状态；当,C,从1变0时，由于从触发器的,R,2,=0,、S,2,=1，翻转为1状态。如果触发器的初始状态为1，则由于,R,1,=1,、S,1,=0，在,C,=1时将主触发器翻转为0状态；当,C,从1变0时，由于从触发器的,R,2,=1,、S,2,=0，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当,J,=1,、K,=1时，输入时钟脉冲,C,后，触发器的状态必定与原来的状态相反。由于每来一个时钟脉冲,C,触发器状态翻转一次，所以这种情况下的,JK,触发器具有计数功能。,功能表,波形图,9.1.4 触发器逻辑功能的转换,在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。,JK触发器D触发器,JK触发器T触发器,JK触发器T,触发器,T,触发器的逻辑功能：每来一个时钟脉冲翻转一次。,D触发器T,触发器,在数字电路中，用来存放二进制数据或代码的电路称为,寄存器,。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放,n,位二进制代码的寄存器，需用,n,个触发器来构成。,按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。,数码寄存器,只能并行送入数据，需要时也只能并行输出。,移位寄存器,中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。,9.2 寄存器,9.2.1,数码寄存器,无论寄存器中原来的内容是什么，只要送数控制时钟脉冲,CP,上升沿到来，加在并行数据输入端的数据,D,0,D,3,，就立即被送入进寄存器中，即有：,9.2.2 移位寄存器,1、4位右移移位寄存器,并行输出,在存数操作之前，先用,R,D,（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入,Q,0,，而寄存器原来所存数码的最高位从,Q,3,输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。,2、4位左移移位寄存器,并行输出,例,电路如图所示。设电路的初始状态为,Q,0,Q,1,Q,2,=001，试画出前8个时钟脉冲,C,作用期间,Q,0,、,Q,1,、,Q,2,的波形。,解,根据电路的接法和右移移位寄存器的逻辑功能，可列出图示电路的逻辑状态表。按照状态表即可画出,Q,0,、,Q,1,、,Q,2,的波形。,例,电路如图所示。设电路的初始状态为,Q,0,Q,1,Q,2,=000，试画出前8个时钟脉冲,C,作用期间,Q,0,、,Q,1,、,Q,2,的波形。,电路的状态表：,电路的波形图：,9.2.3 集成移位寄存器,由74LS194构成的能自启动的,4,位环形计数器,波形图,9.3 计数器,能够记忆输入脉冲个数的电路称为,计数器,。,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,9.3.1 二进制计数器,1、异步二进制计数器,3,位异步二进制加法计数器,由于3个触发器都接成了T,触发器，所以最低位触发器F,0,每来一个时钟脉冲的下降沿（即C由1变0）时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端,Q,由1变0时翻转，即F,1,在,Q,0,由1变0时翻转，F,2,在,Q,1,由1变0时翻转。,波形图,F,0,每输入一个时钟脉冲翻转一次。,F,1,在Q,0,由1变0时翻转。,F,2,在Q,1,由1变0时翻转。,二分频,四分频,八分频,从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。,由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出,Q,来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。,状态表,用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图,F,0,每输入一个时钟脉冲翻转一次。F,1,在Q,0,由1变0时翻转，F,2,在Q,1,由1变0时翻转，F,3,在Q,2,由1变0时翻转。,3,位异步二进制减法计数器,F,0,每输入一个时钟脉冲翻转一次，F,1,在Q,0,由1变0时翻转，F,2,在Q,1,由1变0时翻转。,2、同步二进制计数器,3个JK触发器都接成T触发器,F,0,每输入一个时钟脉冲翻转一次,F,1,在Q,0,=1时，在下一个C触发沿到来时翻转。,F,2,在Q,0,=Q,1,=1时，在下一个C触发沿到来时翻转。,9.3.2 十进制计数器,选用4个,C,下降沿触发的JK触发器F,0,、F,1,、F,2,、F,3,。,1、同步十进制加法计数器,F,0,：每来一个计数脉冲,C,翻转一次，。,F,2,：在,Q,0,和,Q,1,都为1时，再来一个计数脉冲才翻转，。,F,3,：在,Q,0,、,Q,1,和,Q,2,都为1时，再来一个计数脉冲,C,才翻转，但在第10个脉冲到来时,Q,3,应由1变为0，,F,1,：在,Q,0,为1时，再来一个计数脉冲,C,才翻转，但在,Q,3,为1时不得翻转，、。,驱动方程：,2、异步十进制加法计数器,9.3.3 N进制计数器,由触发器组成的,N,进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每个触发器的时钟输入端，因而触发器的状态是否翻转只需由其驱动方程判断。而异步计数器中各触发器的触发脉冲不尽相同，所以触发器的状态是否翻转除了考虑其驱动方程外，还必须考虑其时钟输入端的触发脉冲是否出现。,例：,分析图示计数器为几进制计数器。,列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定,J,、,K,的值，然后根据,J,、,K,的值确定在计数脉冲,C,触发下各触发器的状态。在第1个计数脉冲,C,触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个计数脉冲,C,时，计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。,例：,分析图示计数器为几进制计数器。,列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。,4位集成同步二进制加法计数器74LS161,CR=0时异步清零。,CR=1、LD=0时同步置数。,CR=LD=1且CP,T,=CP,P,=1时，按4位自然二进制码同步计数。,CR=LD=1且CP,T,CP,P,=0时，计数器状态保持不变。,9.3.4 集成计数器,用集成计数器构成,N,进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得,N,进制计数器。,用74LS161构成十二进制计数器,将状态1100,反馈到清,零端归零,将状态1011,反馈到清,零端归零,用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个计数脉冲,C,，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初始状态0000。,高位片计数到3（0011）时，低位片所计数为163=48，之后低位片继续计数到12（1100），与非门输出0，将两片计数器同时清零。,1616=256,用74LS161构成256进制和60进制计数器,集成异步十进制计数器74LS90,异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。,100进制计数器,用74LS90构成N进制计数器,60进制计数器,64进制计数器,9.4 脉冲信号的产生与整形,9.4.1 555定时器的结构和工作原理,低,电平,触发端,高,电平,触发端,电压,控制端,复位端,低,电平有效,放电端,4.516V,0,0,1,R=0时，Q=1、Q=0，u,o,=0，V导通。,R=0时，Q=1、Q=0，u,o,=0，V饱和导通。,R=1、U,TH,2U,CC,/3、U,TR,U,CC,/3时，R,D,=0、S,D,=1，Q=1、Q=0，u,o,=0，V饱和导通。,2U,CC,/3,U,CC,/3,0,0,1,1,R=0时，Q=1、Q=0，u,o,=0，V饱和导通。,R=1、U,TH,2U,CC,/3、U,TR,U,CC,/3时，R,D,=0、S,D,=1，Q=1、Q=0，u,o,=0，V饱和导通。,2U,CC,/3,U,CC,/3,1,0,0,1,R=1、U,TH,2U,CC,/3、U,TR,U,CC,/3时，R,D,=1、S,D,=1，Q、Q不变，u,o,不变，V状态不变。,1,1,R=0时，Q=1、Q=0，u,o,=0，V饱和导通。,R=1、U,TH,2U,CC,/3、U,TR,U,CC,/3时，R,D,=0、S,D,=1，Q=1、Q=0，u,o,=0，V饱和导通。,2U,CC,/3,U,CC,/3,1,1,0,0,R=1、U,TH,2U,CC,/3、U,TR,U,CC,/3时，R,D,=1、S,D,=1，Q、Q不变，u,o,不变，V状态不变。,R=1、U,TH,2U,CC,/3、U,TR,U,CC,/3时，R,D,=1、S,D,=0，Q=0、Q=1，u,o,=1，V截止。,9.4.2 单稳态触发器,接通,U,CC,后瞬间，,U,CC,通过,R,对,C,充电，当,u,c,上升到2U,CC,/3时，比较器A,1,输出为0，将触发器置0，,u,o,0。这时Q=1，放电管V导通，,C,通过V放电，电路进入稳态。,u,i,到来时，因为,u,i,U,CC,/3，使A,2,0，触发器置1，,u,o,又由0变为1，电路进入暂稳态。由于此时Q=0，放电管V截止，,U,CC,经,R,对,C,充电。虽然此时触发脉冲已消失，比较器A,2,的输出变为1，但充电继续进行，直到,u,c,上升到2U,CC,/3时，比较器A,1,输出为0，将触发器置0，电路输出,u,o,0，V导通，,C,放电，电路恢复到稳定状态。,单稳态触发器的应用,延迟与定时,整形,接通,U,CC,后，,U,CC,经,R,1,和,R,2,对,C,充电。当,u,c,上升到2U,CC,/3时，,u,o,=0，V导通，,C,通过,R,2,和T放电，,u,c,下降。当,u,c,下降到U,CC,/3时，,u,o,又由0变为1，V截止，,U,CC,又经,R,1,和,R,2,对,C,充电。如此重复上述过程，在输出端,u,o,产生了连续的矩形脉冲。,9.4.3 无稳态触发器,无稳态触发器的应用：,模拟声响电路,将振荡器的输出电压,u,o1,，接到振荡器中555定时器的复位端（4脚），当,u,o1,为高电平时振荡器振荡，为低电平时555定时器复位，振荡器停止震荡。,9.4.4 施密特触发器,施密特触发器的应用,