nm节点技术.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,14nm 节点技术,点击添加文本,点击添加文本,点击添加文本,点击添加文本,目录,CONTENTS,导言,Finfet,工艺难题,参考文献,三栅,Finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,导言,选题背景,研究意,国内外相关研究综述,理论基础与文献综述,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,是？,?,1,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,是？,?,2,点击添加文本,点击添加文本,点击添加文本,点击添加文本,为什么是,14nm?,摩尔定理,1,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,绯红区域为源漏控制耗尽层，该区域的电荷对阈值电压没有贡献，因此相比于图,1,，栅控,耗尽层,区域的缩小，相应的,电荷,减少，而,阈值电压也相应的降低,3,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,把短沟道效应抽象成梯形区域，计算电荷变化，进而计算阈值漂移,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,对于理想沟道器件，耗尽区为矩形区域：,对于短沟道效应器件，耗尽区为梯形区域区域：,电荷变化：,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,对耗尽边界进行近似,阈值电压变化为,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,通过背栅,G2,控制源漏耗尽区,4,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,阈值电压漂移,FinFET,的本质是双栅器件,(c),5,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,高场效应,沟道远端碰撞电离,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,高场效应,氧化层充电,衬底电流漂移,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,源漏距离减小,、,漏电压使源势垒降低,亚阈电流增加,短沟道效应,-,源势垒降低,(DIBL),点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm,的挑战来自？,短沟道效应,-,耗尽区穿通,点击添加文本,点击添加文本,点击添加文本,点击添加文本,Finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,缘起,1999 年,，,加州大学伯克利分校的胡正明（Chenming Hu）教授等人制作出一款45nm PMOS FINFET 结构,2002,年，,Fu-Liang Yang,Haur-Ywh Chen,Fang-Cheng Chen,等人第一次实现了高性能的,35nm COMS FINFETs,结构,2003,年，,T.Ludwig,I.Aller,V.Gemhoefer,J.Keinelt,E.Nowak,等人第一次将现有的,SOI,微处理器设计技术转换到,100nm FINFET,技术中,2004,年，杨福良等人研制成功栅长为,5nm,的纳米线,FINFET,器件,2006,年，,A.Kaneko,A.Yagishita,K.Yahashi,T.Kubota,等人实现了高性能的分开掺杂肖特基源漏,CMOS FINFETs,结构,2009,年,9,月，第一次出现了使用三栅晶体管的,22nm SRAMs,2011,年，,Intel,在其,22nm,逻辑技术中引入三栅晶体管,Intel Core i7-3770,之后的,22,纳米的处理器均使用了,FINFET,技术,2012,年初，,Intel,采用自有的第一代,22nm FINFET,技术，生产了,Ivy Bridge,中央处理器,2012,年,12,月中旬，三星官方宣布声明中三星表示他们已经成功的试产了,14nm FINFET,芯片,6 ps:,第一个,FinFET,结构的专利在,1980,年申请,在,1999,年被正式命名为,FinFET,点击添加文本,点击添加文本,点击添加文本,点击添加文本,Finfet,的结构,7,、,8,点击添加文本,点击添加文本,点击添加文本,点击添加文本,Finfet,的结构,Bulk Finfet,SOI Finfet,9,点击添加文本,点击添加文本,点击添加文本,点击添加文本,三栅,Finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,三栅,FinFET,2,点击添加文本,点击添加文本,点击添加文本,点击添加文本,多栅因子,11,点击添加文本,点击添加文本,点击添加文本,点击添加文本,多栅因子,对于多栅器件有：,12,点击添加文本,点击添加文本,点击添加文本,点击添加文本,多鳍因子,10,点击添加文本,点击添加文本,点击添加文本,点击添加文本,IBM,和,Intel,的选择,1,点击添加文本,点击添加文本,点击添加文本,点击添加文本,GS,电容,案例,G-S,电容,10,点击添加文本,点击添加文本,点击添加文本,点击添加文本,工艺困难,点击添加文本,点击添加文本,点击添加文本,点击添加文本,双重或多重曝光，以便正确转印20nm及以下图形；,布局依赖效应,金属互联，最上层和最下层金属，中间的电阻差异可能到,50,倍以上,电迁移现象出现的概率增加,金属互联的信号延迟,工艺的挑战,8,点击添加文本,点击添加文本,点击添加文本,点击添加文本,参考文献,Mark Bohr,14 nm Technology Announcement,Intel Logic Technology Development,August 11,2014.,Mike Mayberry,，,Enabling Breakthroughs In Technology,Intel Corporation,201106,吴一尘等,短沟道,SOI,中的阈值电压下降问题的研究,MODERN COMPUTER,200904,Mariko Takayanagi,，,CMOS Scaling toward 14nm Generation,，,Toshiba America Electronics Components,，,2008,5.,朱范婷，,FINFET,技术，数字技术与应用，,201401,6.,史旭佳,PMOS FINFET,关键技术研究,西安电子科技大学,201401.,7.Rob Aitken,The Challenges of FinFET Design,ARM.,8.Rahul Deokar et al,FinFET,挑戰與解決之道,客製、數位與,Signoff,Cadence Design Systems.,9.T.Chiarella et al,Migrating from Planar to FinFET for Further CMOS Scaling:SOI or Bulk,IEEE,2009.,点击添加文本,点击添加文本,点击添加文本,点击添加文本,参考文献,10.Jim Warnock,Circuit and PD Design Challenges at the 14nm Technology Node,IBM Systems and Technology Group,2013.,11.Xie Qian et al,Nanoscale triple-gate FinFET design considerations based on an analytical model of short-channel eects,SCIENCE CHINA,Vol.57 042404:17,April 2014.,12.,张燕,三栅,FinFET,电学特性仿真分析与研究,西安电子科技大学,201301.,点击添加文本,点击添加文本,点击添加文本,点击添加文本,Thank you,