任意进制计数器的构成以和时序逻辑电路设计.ppt

*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,文档来源于网络，文档所提供的信息仅供参考之用，不能作为科学依据，请勿模仿。文档如有不当之处，请联系本人或网站删除。,四、任意进制计数器的构成方法,若已有N进制计数器（如74LS161)，现在要实现M进制计数器,6.3.2 计数器,N进制,M进制,任意进制计数器,只能用已有的计数器芯片,通过外电路的不同连接方式实现,，即用组合电路产生复位、置位信号得到任意进制计数器。,【,】,内容回顾,0,1.MN的情况,19,（2）当,M,为素数时，不能分解为,M,1,和M,2,，采用整体清0/整体置数方式。,首先将两片N进制计数器按串行进位方式或并行进位方式联成NN M 进制计数器，再按照,MN,的置零法和置数法构成M进制计数器。,此方法适合任何M进制（可分解和不可分解）计数器的构成。,20,【例】用74160实现100进制计数器。,(1)并行进位，M=100=10*10。,CLK,计数输入,进位输出,1,1,1,C,1,2,3,4,5,6,11,12,13,14,15,16,17,7,8,9,10,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,21,【例】用74160实现100进制计数器。,(2)串行进位，M=100=10*10。,CLK,计数输入,？,思考：,为什么进位端要加一个反相器？,不加会有什么结果？,1,1,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,22,CLK,1,2,3,4,5,6,11,12,13,14,15,16,17,7,8,9,10,18,19,20,21,C,为什么进位端要加一个反相器？不加会有什么结果？,23,【例】用74160实现24进制计数器。,整体置零法,进位输出CO,M=24，在S,M,=S,24,=0010 0100,处反馈清零。,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,24,CLK,CO,1,2,3,4,5,6,18,19,20,21,22,23,24,25,【例】用74160实现24进制计数器。,整体置数法,进位输出CO,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,i=0,M=24，在S,i+M-1,=S,23,=0010 0011,处反馈置零。,26,【例】用74160实现24进制计数器。,整体置数法,进位输出CO,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,i=2,M=24，在S,i+M-1,=S,25,=0010 0101,处反馈置零。,1,27,【例】用74160实现63进制计数器。,整体置零法,进位输出,M=63，在S,M,=S,63,=0110 0011,处反馈清零。,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,28,【例】用74160实现63进制计数器。,整体置数法,进位输出,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,i=0,M=63，在S,i+M-1,=S,62,=0110 0010,处反馈置零。,29,【例】用74160实现63进制计数器。,整体置数法,进位输出,CLK,计数输入,1,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,EP,CLK,74160,ET,R,D,LD,C,D,0,D,1,D,2,D,3,1,1,i=6,M=63，在S,i+M-1,=S,68,=0110 1000,处反馈置零。,1,30,【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。,解：用整体法先将两片74LS161构成256进制（1616进制），该256进制计数器实际为二进制计数器(,2,8,),6.3.2 计数器,注意！,故若由74LS161构成53进制计数器,，,先要将53化成二进制数码，,再根据整体置数法或整体置零法实现53进制。,31,2,53,余,1,K,0,26,2,余,0,K,1,13,2,余,1,K,2,6,2,余,0,K,3,3,2,余,1,K,4,1,转换过程：,(53),D,=(),B,例：,11 0101,商为0,2,余,1,K,4,0,32,【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。,解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(,2,8,),故先要将53化成二进制数码,6.3.2 计数器,（53),D,（110101),B,（0011 0101),B,（1）整体置零法实现53进制。（M=53）,33,利用整体置零法由74LS161构成53进制加法计数器如图所示。,实现从0000 0000到0011 0100的53进制计数器,十进制数53对应的二进制数为0011 0101,1 0 1 0,1 1 0 0,34,【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。,解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(,2,8,),故先要将53化成二进制数码,6.3.2 计数器,（53),D,（110101),B,（0011 0101),B,（2）整体置数法实现53进制。(M=53),35,利用整体置数法由74LS161构成53进制加法计数器如图所示。,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74,LS,161,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74,LS,161,1,C,LK,计数脉冲,1,由74LS161构成的,53进制加法计数器,实现从0000 0000到0011 0100的53进制计数器,十进制数53对应的二进制数为0011 0101,0 0 1 0,1 1 0 0,36,【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。,解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(,2,8,),故先要将53化成二进制数码,6.3.2 计数器,（53),D,（110101),B,（0011 0101),B,（2）整体置数法实现53进制。(M=53),37,利用整体置数法由74LS161构成53进制加法计数器如图所示。,实现从0000 0010到0011 0110的53进制计数器,十进制数54对应的二进制数为0011 0110,1 0 1 0,1 1 0 0,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74,LS,161,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74,LS,161,1,C,LK,计数脉冲,1,由74LS161构成的,53进制加法计数器,1,38,D,C,1,Q,Q,D,C,1,Q,D,C,1,Q,D,C,1,Q,C,LK,Q,1,Q,2,Q,0,Q,3,移位寄存器型计数器电路的一般结构,反,馈,逻,辑,电,路,D,0,Q,Q,Q,其反馈电路的表达式为,移位寄存器型计数器的结构可表示为图所示的框图形式。,6.3.2 计数器,环形计数器是反馈函数中最简单的一种，其,D,0,=,Q,3,五、移位寄存器型计数器,39,1.环形计数器（P305）,电路如图所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。,6.3.2 计数器,40,设初态为Q,0,Q,1,Q,2,Q,3,=1000,则其状态转换图为,6.3.2 计数器,注：,此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。,41,D,C,1,Q,Q,D,C,1,Q,D,C,1,Q,D,C,1,Q,C,LK,Q,1,Q,2,Q,0,Q,3,能自启动的环形计数器电路,反馈逻辑电路,Q,Q,Q,6.3.2 计数器,加了反馈逻辑电路的能自启动的环形计数器的电路,其状态方程为,42,则可画出它的状态转换图为,6.3.2 计数器,有效循环,1.环形计数器结构简单，不需另加译码电路；,2.环形计数器的缺点是没有充分利用电路的状态。,n,位移位寄存器组成的环形计数器只用了,n,个状态，而电路共有2,n,个状态。,43,环形计数器的特点,优点:电路结构简单,缺点:没有充分利用电路的状态,用n位移位寄存器组成的环形计数器只用了n个状态,44,环扭形计数器（也叫约翰逊计数器），其,D,0,=Q,3,6.3.2 计数器,其状态转换图为,此电路不能自启动！,2.扭环形计数器,45,为了实现自启动，则将电路修改成如图所示电路,。,6.3.2 计数器,D,C,1,Q,Q,D,C,1,Q,D,C,1,Q,D,C,1,Q,C,LK,Q,1,Q,2,Q,0,Q,3,可以自启动的扭环形计数器电路,Q,Q,Q,46,其状态转换表为,6.3.2 计数器,D,C,1,Q,Q,D,C,1,Q,D,C,1,Q,D,C,1,Q,C,LK,Q,1,Q,2,Q,0,Q,3,可以自启动的扭环形计数器电路,Q,Q,Q,47,6.3.2 计数器,a.,n,位移位寄存器构成的扭环型计数器的有效循环状态为,2,n,个，比环形计数器提高了一倍;,b.在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象;,c.虽然扭环型计数器的电路状态的利用率有所提高，但仍有(2,n,2,n,)个状态没有利用。,扭环型计数器的特点,48,在数字信号的传输和数字系统的测试中，有时会用到一组特定的串行数字信号，如00010111（时间顺序为由左而右）等，这种串行数字信号叫做序列信号。,序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用计数器和数据选择器实现，也可采用带反馈逻辑电路的移位寄存器构成。,六、计数器的应用,2.序列信号发生器,49,00010111,（时间顺序为由左而右）,50,序列信号输出为 00110111,51,例、试分析图所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中,JK,触发器的作用。,序列信号发生器(计数器的应用）,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74LS161,D,0,D,1,D,2,D,3,D,4,D,5,D,6,D,7,A,0,A,1,A,2,Y,S,74,LS,151,J,C,1,K,Q,Q,1,1,Y,1,C,LK,Y,52,解：本例题是一序列信号发生器，74LS161构成8进制计数器，与74LS151构成序列信号输出网络，JK触发器起输出缓冲作用，防止输出出现冒险现象。其输出状态表如下,6.3.4*序列信号发生器(计数器的应用）,EP,ET,C,LK,D,0,D,1,D,2,D,3,R,D,LD,C,Q,1,Q,2,Q,3,Q,0,74LS161,D,0,D,1,D,2,D,3,D,4,D,5,D,6,D,7,A,0,A,1,A,2,Y,S,74LS151,J,C,1,K,Q,Q,1,1,Y,1,C,LK,Y,53,六、计数器的应用,3.用计数器实现数字频率计,54,六、计数器的应用,3.用计数器实现数字频率计,55,小结,基本要求：,掌握,74160,、,74161,各管脚的功能；,掌握用,74160,、,74161,实现不同进制的方法。,作业：,P350 思考题和习题,6-12题、6-13题、6-14题,、,6-16题,56,6.4.1 同步时序逻辑电路的设计方法,步骤：,一、逻辑抽象，得出电路的状态转换图或状态转换表,1.分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；,2.定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；,3.按照题意列出电路的状态转换表或画出电路的状态转换图。,6.4 时序逻辑电路的设计方法,57,二、状态化简,若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态,。,等价状态可以合并，这样设计的电路状态数少，电路越简。,6.4.1 同步时序逻辑电路的设计方法,三、状态分配,(状态分配也叫状态编码),a.确定触发器的数目,n,；,b.确定电路的状态数,M,，应满足2,n,1,M,2,n,;,c.进行状态编码，即将电路的状态和触发器状态组合对应起来。,58,a.选定触发器的类型；,b.由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。,五、根据得到的方程式画出逻辑图,六、检查设计的电路能否自启动,若电路不能自启动，则应采取下面措施：,a.通过预置数将电路状态置成有效循环状态中；,b.通过修改逻辑设计加以解决。,四、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程,6.4.1 同步时序逻辑电路的设计方法,59,同步时序逻辑电路设计过程框图如图6.4.1所示,。,6.4.1 同步时序逻辑电路的设计方法,60,【例1】,用JK触发器设计一个六进制同步计数器。,(1)原始状态转换图,（逻辑抽象）,S,0,S,1,S,2,S,5,S,4,S,3,0,0,0,0,0,1,(2)状态分配,取二进制自然码顺序,得到状态转换图。,000,001,010,101,100,011,0,0,0,0,0,1,根据设计要求，设定状态，画出,状态转换图。,该状态图不需化简。,61,000,001,010,101,100,011,0,0,0,0,0,1,(3)求方程,Q,2,Q,1,Q,0,00,01,11,10,0,1,XXX/X,100/0,101/0,000/1,011/0,001/0,010/0,XXX/X,填次态卡诺图,Q,2,*,Q,1,*,Q,0,*,/C的卡诺图,62,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,XX/X,1,00/0,1,01/0,0,00/1,0,11/0,0,01/0,0,10/0,X,XX/X,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,1,1,0,0,0,0,X,Q,2,*,的卡诺图,Q,2,*,Q,1,*,Q,0,*,/C的卡诺图,63,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,X,X/X,1,0,0/0,1,0,1/0,0,0,0/1,0,1,1/0,0,0,1/0,0,1,0/0,X,X,X/X,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,0,0,0,1,0,1,X,Q,1,*,的卡诺图,Q,2,*,Q,1,*,Q,0,*,/C的卡诺图,64,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,X,X,/X,10,0,/0,10,1,/0,00,0,/1,01,1,/0,00,1,/0,01,0,/0,X,X,X,/X,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,0,1,0,1,1,0,X,Q,0,*,的卡诺图,Q,2,*,Q,1,*,Q,0,*,/C的卡诺图,65,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,XX/,X,100/,0,101/,0,000/,1,011/,0,001/,0,010/,0,X,XX/,X,Q,2,Q,1,Q,0,00,01,11,10,0,1,X,0,0,1,0,0,0,X,C的卡诺图,Q,2,*,Q,1,*,Q,0,*,/C的卡诺图,66,选用J、K触发器,67,(4)画逻辑图,1,J,C,1,1,K,C,1,1,K,FF,1,FF,0,Q,0,Q,1,CLK,C,1,1,K,FF,2,C,Q,2,1,J,1,J,68,(5)检查自启动,将无效状态110和111分别代入状态方程和输,出方程，得,110 111 000,0,0,因为000是有效状态，所以电路能自启动。,000,001,010,101,100,011,0,0,0,0,0,1,110,111,0,0,69,该电路的输入变量为X，代表输入串行序列，输出变量为Z，表示检测结果。,【例2】试用JK触发器完成“111”序列检测器设计。,若输入三个连续的1输出为1，否则输出为0。(P319),建立原始状态图和原始状态表,S,0,：初始状态，表示电路还没有收到1或连续的1。,S,1,：表示电路收到了一个1的状态。,S,2,：表示电路收到了连续两个1的状态。,S,3,：表示电路收到了连续三个或三个以上1的状态。,70,输入,X,101100111011110,输出,Z,000000001000110,设电路开始处于初始状态为S,0。,第一次输入1时，由状态S,0,转入状态S,1,，并输出0；,若继续输入1，由状态S,1,转入状态S,2,，并输出0；,如果仍接着输入1，由状态S,2,转入状态S,3,，并输出1；,此后若继续输入1，电路仍停留在状态S,3,，并输出1。,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,S,0,S,1,S,2,S,3,1/0,X/Z,1/0,1/1,1/1,0/0,0/0,0/0,0/0,画原始状态图,71,S,0,S,1,S,2,S,3,1/0,X/Z,1/0,1/1,1/1,0/0,0/0,0/0,0/0,若两个电路状态在相同的输入,下有相同的输出，并且转换到,同样的一个状态去，,则称这两个状态为等价状态。,S,2,，,S,3,为等价态,S,0,S,1,S,2,1/0,X/Z,1/0,1/1,0/0,0/0,0/0,状态化简,72,S,0,0/0,S,1,0/0,X,/,Z,S,2,1/0,1/1,0/0,1/0,S,0,S,1,S,2,1/0,X/Z,1/0,1/1,0/0,0/0,0/0,状态化简,73,状态分配,该时序电路共有三个状态，采用两个JK触发器，,取,S,0,=00,S,1,=10，,S,2,=11。,填次态卡诺图,00,0/0,10,0/0,X,/,Z,11,1/0,1/1,0/0,1/0,X,Q,1,Q,0,00,01,11,10,0,1,11,/,1,00/,0,10/,0,XX/,X,00/,0,00/,0,XX/,X,11,/,0,Q,1,*,Q,0,*,/C的卡诺图,74,求状态方程和输出方程,X,Q,1,Q,0,00,01,11,10,0,1,1,1,/,1,0,0,/,0,1,0,/,0,X,X,/,X,0,0,/,0,0,0,/,0,X,X,/,X,1,1,/,0,75,检查自启动,01,0/0,1/1,00,10,11,1/0,X,/,Z,Q,1,Q,0,0/0,0/0,1/1,0/0,1/0,76,画出逻辑图,1,J,C,1,1,K,1,J,C,1,1,K,FF,0,Z,FF,1,Q,1,Q,0,CLK,X,77,*6.4.2 时序逻辑电路的自启动设计,在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。,例6.4.4 设计一七进制计数器，要求它能够自启动。已知该计数器的状态转换图如图所示。,解：由所给的状态图得出电路状态转换表表6.4.1所示,001,100,010,101,110,111,011,/,0,/,0,/,0,/,0,/,0,/,0,/,1,3,2,1,Q,Q,Q,/,C,七进制计数器的状态转换图,78,次态的卡诺图为,*6.4.2 时序逻辑电路的自启动设计,Q,1,Q,2,Q,3,3,*,Q,2,*,Q,1,*,Q,0,0,1,1,0,0,1,0,0,0,0,1,1,0,1,0,0,1,1,0,0,1,1,1,1,1,1,1,1,0,1,1,1,0,1,1,1,0,1,0,0,1,C,0,0,0,0,0,1,0,状态转化表,001,100,010,101,110,111,011,/,0,/,0,/,0,/,0,/,0,/,0,/,1,3,2,1,Q,Q,Q,/,C,七进制计数器的状态转换图,Q,1,Q,2,Q,3,00,01,11,10,0,1,011,/,1,001,/0,010/,0,110/,0,101/,0,XXX/,X,100/,0,111,/,0,79,次态的卡诺图为,*6.4.2 时序逻辑电路的自启动设计,Q,1,Q,2,Q,3,00,01,11,10,0,1,011,/,1,001,/0,010/,0,110/,0,101/,0,XXX/,X,100/,0,111,/,0,80,则输出端的状态方程为,由于进位信号是在011状态译出，故输出方程为,*6.4.2 时序逻辑电路的自启动设计,81,前面所得的电路状态方程都是没包含，也就是将它取成000,仍是无效状态，电路则不会自启动。即000态的次态仍为000,注意：在上述合并1中，如果将项圈入，则当作1处理；否则作0处理。这就是无形中给无效状态（）指定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。,*6.4.2 时序逻辑电路的自启动设计,Q,1,Q,2,Q,3,00,01,11,10,0,1,011,/,1,001,/0,010/,0,110/,0,101/,0,XXX/,X,100/,0,111,/,0,82,如果将取成有效状态则电路就会自启动。若000,010，则修改Q,2,*,的卡诺图，如下图,*6.4.2 时序逻辑电路的自启动设计,则电路的状态方程改为,Q,1,Q,2,Q,3,00,01,11,10,0,1,011,/,1,001,/0,010/,0,110/,0,101/,0,010/0,100/,0,111,/,0,83,*6.4.2 时序逻辑电路的自启动设计,若由JK触发器实现，驱动方程为：,84,实现的电路如图所示,*6.4.2 时序逻辑电路的自启动设计,此电路是可以自启动的,1,J,C,1,1,K,Q,Q,1,J,C,1,1,K,Q,Q,1,J,C,1,1,K,Q,Q,C,CLK,逻辑电路图,85,它的完整状态转换图如图所示,注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。,注意：,在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。,*6.4.2 时序逻辑电路的自启动设计,001,100,010,101,110,111,011,/,0,/,0,/,0,/,0,/,0,/,0,/,1,3,2,1,Q,Q,Q,/,C,000,/,0,86,小结,基本要求：,掌握同步时序电路的设计方法。,作业：,P354 题6-33,87,