第22章 触发器和时序逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,第,22,章 触发器和时序逻辑电路,深圳大学机电与控制工程学院,彭太江,本章学习要求,1,、掌握,R-S,触发器、,J-K,触发器和,D,触发器的逻辑功能；,2,、理解寄存器和移位寄存器的工作原理；,3,、理解二进制计数器和二十进制计数器的工作原理；,4,、了解集成定时器的工作原理，了解用集成定时器组成的单稳态触发器和多谐振荡器的工作原理；,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,时序逻辑电路框图,深圳大学机电与控制工程学院,彭太江,触发器分类,第,22,章 触发器和时序逻辑电路,门电路,是组合逻辑电路的基本单元。,触发器,是构成时序逻辑电路的基本逻辑部件。,边沿触发器,二者之间的关系：,同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。,根据逻,辑功能分类,RS,触发器,JK,触发器,D,触发器,T,触发器,根据电路结构分类,基本,RS,触发器,同步触发器,主从触发器,双稳态触发器,深圳大学机电与控制工程学院,彭太江,双稳态触发器基本,RS,触发器,第,22,章 触发器和时序逻辑电路,基本,RS,触发器可由两个与非门交叉连接而成。,直接置,位（,1,）端,直接复,位（置,0,）端,两种稳定状态,（,1,）,Q,1,，置位状态；（,2,）,Q,0,，复位状态,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器基本,RS,触发器,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器基本,RS,触发器,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器基本,RS,触发器,当两个输入端只有一个输入有效时，均有一种保持状态。,直接复位端输入有效时，保持,“,0,”,态；直接置位端输入有效时，保持,“,1,”,态,。,当两个输入端输入都无效时，即都为高电平，可理解为在上述两种保持状态下，输入有效端由低电平转为高电平，其结果是输出状态仍然保持不变。,（总共四种情况逐一分析）,为什么具有记忆和存储能力？,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器基本,RS,触发器,当输入端都为低电平时，两个与非门输出端都为,1,，达不到输出端状态相反的逻辑要求。,当负脉冲除去后，触发器将由各种偶然因素决定其最终状态。因此，此种情况在使用中应绝对避免！,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器基本,RS,触发器,状态表,置位端,复位端,总结：基本,RS,触发器有两个稳定工作状态，可以直接置位或复位，并且具有存储或记忆功能。,在直接置位端加负脉冲即可置位，在直接复位端加负脉冲即可复位；负脉冲除去后，直接置位端和复位端都处于高电平状态，此时触发器保持原状态不变，实现记忆功能,。但负脉冲不可同时施加在两输入端。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器可控,RS,触发器,可控,RS,触发器逻辑图,基本,RS,触发器,导引电路,时钟脉冲（控制反转时刻）,基本触发器直接置位端和直接复位端的作用是设置可控触发器的初始工作状态。,时钟脉冲提供控制信号，当,C,1,时，可控触发器输出状态由,R,、,S,的值确定。当,C,0,时，输出状态不变。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器可控,RS,触发器,工作原理：,C=1,S=1,，,R=0,时，,G3,输出为,0,，,G1,的输出为,1,，,G4,输出为,1,，,G2,的输出为,0,，完成置位,Q,1,。,S=0,，,R=1,时，,G4,输出为,0,，,G2,的输出为,1,，,G3,输出为,1,，,G1,的输出为,0,，完成复位,Q,0,。,S=0,，,R=0,时，,G3,、,G4,输出均为,1,，不向基本触发器胜负脉冲，状态保持。,S=1,，,R=1,时，,G3,、,G4,输出均为,0,，都向基本触发器发送负脉冲，,G1,、,G2,输出为,1,，违背输出逻辑相反的要求。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器可控,RS,触发器,C,S,R,Q,n+1,0,Q,n,1,0,0,Q,n,1,0,1,0,1,1,0,1,1,1,1,不定,可控,RS,触发器状态表,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器可控,RS,触发器,可控,RS,触发器工作波形,C,S,R,Q,n+1,0,Q,n,1,0,0,Q,n,1,0,1,0,1,1,0,1,1,1,1,不定,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器可控,RS,触发器,可控,RS,触发器的计数功能,注意电路的连接！,计数原理,：,G3,、,G4,只能有一个发射负脉冲，使输出状态发生翻转，翻转的次数等于脉冲的数目，因此具有计数功能。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器可控,RS,触发器,引导电路能对计数脉冲实现正确的引导，使触发器实时地翻转，如果计数正脉冲的高电平及时降下来，即计数脉冲宽度恰好合适，可控,RS,触发器能实现计数功能。但如果计数脉冲高电平宽度较宽，在触发器翻转之后，引导电路将从正确的引导转为错误的引导。当,G3,、,G4,门其中一个发出负脉冲使触发器翻转之后，如果计数脉冲没有及时转换为低电平，另一个门将会输出负脉冲，使触发器产生不应有的新翻转，产生两次或多次翻转，称之为,“,空翻,”,，造成计数混乱，需要加以解决。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,JK,触发器,JK,触发器结构有多种，常用主从型触发器，其逻辑图如下所示。由两个可控,RS,触发器组成，其中 ，两个,RS,触发器用非门相连，分别称之为主触发器和从触发器。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,JK,触发器,工作原理：,当,C=1,时，非门输出为,0,，从触发器的状态保持不变；但,C,变为,0,时，主触发器的状态不变，非门输出为,1,，主触发器就将信号送到从触发器，使两者状态一致。可见，在时钟脉冲到来之前，触发器的状态与主触发器的状态一致。,当,J=1,，,K,1,时,：设时钟脉冲到来之前（,C,0,）触发器的初始状态为,“,0,”,，主触发器的,S,1,，,R,0,，当,C,1,时，主触发器翻转为,“,1,”,，当,C,变为,0,时，从触发器发生翻转，变为,“,1,”,。反之，触发器也将发生翻转。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,JK,触发器,当,J=0,，,K,0,时,：设时钟脉冲到来之前（,C,0,）触发器的初始状态为,“,0,”,，主触发器的,S,0,，,R,0,，当,C,1,时，主触发器不翻转，当,C,变为,0,时，从触发器的,S,0,，,R,1,，也将保持原来状态。反之，触发器也保持原态不变。,当,J=1,，,K,0,时,：设时钟脉冲到来之前（,C,0,）触发器的初始状态为,“,0,”,，主触发器的,S,1,，,R,0,，当,C,1,时，主触发器翻转为,“,1,”,，当,C,变为,0,时，从触发器发生翻转，变为,“,1,”,。若初态为,“,1,”,，主触发器,S,0,，,R,0,，保持原态不变；从触发器,S,1,，,R,0,，当,C,变为,0,时，也保持,“,1,”,不变。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,JK,触发器,当,J=0,，,K,1,时,：设时钟脉冲到来之前（,C,0,）触发器的初始状态为,“,0,”,，主触发器的,S,0,，,R,0,，当,C,1,时，主触发器不翻转，当,C,变为,0,时，从触发器的,S,0,，,R,1,，也将保持原来状态。,当初始状态为,1,时，主触发器的,S,0,，,R,1,，当,C,1,时，主触发器翻转为,“,0,”,，当,C,变,为,0,时，从触发器的,S,0,，,R,1,，,将翻转为,“,0,”,。,即此时，不管触发器原来是,什么状态，下一个状态一定,是,“,0,”,态。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,JK,触发器,J,K,Q,n+1,0,0,Q,n,0,1,0,1,0,1,1,1,Q,n,JK,触发器状态表,当,C=1,时，输入信号保存在主触发器中，到,C,下跳为,0,时，存储的信号起作用，或使从触发器翻转，或使从触发器保持原态。,从触发器发生翻转一定是在时钟脉冲由高电平变为低电平时，即具有在时钟脉冲下降沿触发的特点。其逻辑符号如图。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,JK,触发器,J,K,Q,n+1,0,0,Q,n,0,1,0,1,0,1,1,1,Q,n,例题：,如图所示三个触发器是主从型,JK,触发器，在工作时，均先经过,SD,置,1,，而后同时给各,C,输入计数脉冲，试分析前八个脉冲周期个触发器状态的变化，并判断此电路能完成的功能。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,D,触发器,D,触发器结构有多种，主要介绍维持阻塞型,D,触发器，它是一种上升沿触发器。逻辑图如下。,基本触发器,时钟控制电路,数据输入电路,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,D,触发器,工作原理：,（,1,）,D,0,当时钟脉冲到来之前，,C,0,时，,G3,、,G4,、,G6,的输出均为,1,，,G5,因输入端全为,1,而输出,0,，这时触发器状态不改变。当时钟脉冲从,0,跳变为,1,时，,C,1,，,G6,、,G5,、,G3,输出保持原态不变，而,G4,因输入全为,1,输出,0,（由,1,变为,0,），这个负脉冲一方面使基本触发器置零，另一方面反馈到,G6,的输入端，使在,C,1,的期间不论,D,怎么变化，触发器都保持,“,0,”,态不变。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,D,触发器,（,2,）,D,1,当时钟脉冲到来之前，,C,0,时，,G3,、,G4,输出为,1,，,G6,输出,0,，,G5,输出为,1,，这时触发器状态不改变。当时钟脉冲从,0,跳变为,1,时，,C,1,，,G3,输出由,1,变为,0,，这个负脉冲一方面使基本触发器置,1,，同时反馈到,G4,、,G5,的输入端，使在,C,1,的期间不论,D,怎么变化，只能改变,G6,的输出状态，而其他门均保持不变，即触发器保持,“,1,”,态不变。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器,D,触发器,D,触发器具有在时钟脉冲上升沿触发的特点。输出端的状态随作输入端,D,的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲到来之后,Q,的状态和该脉冲来到之前,D,的状态一样。即：,图形符号,波形图,D,n,Q,n+1,0,0,1,1,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,双稳态触发器触发器逻辑功能的转换,根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一类触发器。,将,JK,触发器转换为,D,触发器,J,、,K,之间用非门连接，输入为,D,。因此，,JK,触发器的输入为,0,或,1,，此时,J,、,K,之间的逻辑始终相反。便能实现,D,触发器的逻辑功能。注意与维持阻塞型,D,触发器的区别。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,将,JK,触发器转换为,T,触发器,J,、,K,之间直接连接，输入为,T,。因此，,JK,触发器的输入为,0,或,1,，此时,J,、,K,之间的逻辑始终相同。便能实现,T,触发器的逻辑功能。,双稳态触发器触发器逻辑功能的转换,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,将,D,触发器转换为,T,触发器,将,D,触发器的,D,端和 端相联，便构成,T,触发器。其逻辑功能是每来一个时钟脉冲，输出翻转一次，因此具有计数功能。逻辑表达式为：,双稳态触发器触发器逻辑功能的转换,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器,寄存器：,用来暂时存放参与运算的数据和运算结果,一个触发器只能存一位二进制数，要存多位数时就要使用多个触发器，常用的有四位、八位、十六位寄存器。,并行,：数码各位从各对应位输入端同时输入到寄存器中。,串行,：数码从一个输入端逐位输入到寄存器中。,存储方式,并行,：数码各位在对应位输出端上同时出现。,串行,：数码从一个输出端逐位出现。,读取方式,串行方式需要移位，并行方式不需要移位。因此寄存器常分为数码寄存器和移位寄存器。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器数码寄存器,数码寄存器只有,寄存数码和清除原有数码,的功能。,特点：并行存储和读取。,基本,RS,触发器,注意理解数码,存储和读取过程,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器数码寄存器,由,D,触发器构成的数码寄存器,首先清零，寄存器各位输出都为,0,。,寄存指令（时钟脉冲）到来时，,D,触发器的输出与,D,输入端输入相同。,数据读取利用与非门实现（见上图）。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器移位寄存器,移位寄存器具有,存放数码和移位,的功能。实现移位是在移位脉冲的控制下，触发器的状态向左或向右移一位，寄存器的数码可以在移位脉冲的控制下依次进行移位。,由,JK,触发器组成的四位移位寄存器,由,JK,触发器组成的四位移位寄存器,（串行输入并行输出）,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器移位寄存器,移位脉冲数,寄存器中的数码,移位过程,Q3,Q2,Q1,Q0,0,0,0,0,0,清零,1,0,0,0,1,左移一位,2,0,0,1,0,左移二位,3,0,1,0,1,左移三位,4,1,0,1,1,左移四位,存储结束后，如果再来,4,个移位脉冲，所存的数码将从,Q3,端串行输出。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器移位寄存器,由,D,触发器组成的并行、串行输入串行输出的四位移位寄存器,并行输入,时，串行输入口,D,输入为“,0”,。（,1,）输入低电平，实现清零，,F0,F3,输出全为“,0”,态；（,2,）寄存指令到来之前，,G0,G3,四个与非门输出全为“,1”,，指令到来时，设并行输入二进制数,1011,，,G3,G0,0100,，使触发器,F3,F0=1011,，完成数据寄存。（,3,）输入移位脉冲，使,1011,依次向右移动，由于,D,输入为,0,，因此，移位完成后，各触发器输出端均恢复为“,0”,。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器移位寄存器,串行输入,时，寄存端不输入指令，,G0,G3,输出高电平。（,1,）输入低电平，实现清零，,F0,F3,输出全为“,0”,态；（,2,）设串行输入二进制数,1011,，,D,端依次输入，每输入一位后，便输入一个移位脉冲，交替进行；（,3,）,4,个移位脉冲后，数据完成寄存，此时,D,0,，在移位脉冲的控制下，数码依次从串行输出端依次输出。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,寄存器移位寄存器,n,位并行输入串行输出的移位寄存器,n,位串行输入并行输出的移位寄存器,全加器,（,1,）运算前，先将各寄存器和进位触发器清零；（,2,）给寄存指令，将加数和被加数分别送入寄存器,、,；（,3,）输入移位脉冲，两个寄存器中的加数逐位右移送入全加器完成对应位相加；（,4,）逐位相加后，将本位和,Si,送入寄存器,，将进位数,Ci-1,暂时存放在进位触发器中，以便和本位数相加；（,5,）先加完毕，给取出指令，读出计算结果。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器二进制计数器,计数器是常用的基本部件，能累计输入脉冲的数目，可以进行,加法计数,，也可以进行,减法计数,，也可以进行两者兼有的,可逆计数,。,常见有,二进制计数器,和,十进制计数器,。,二进制计数规则,：逢二进一；双稳态触发器有“,1”,和“,0”,两种状态，一个触发器可以表示一位二进制数，要表示,N,位二进制数，就要用,N,个触发器，计数最大数目为,2,N,-1,。,列出加法计数器的状态表，总结每个触发器翻转的条件。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器二进制计数器,计数脉冲,二进制数,十进制数,Q3,Q2,Q1,Q0,0,0,0,0,0,0,1,0,0,0,1,1,2,0,0,1,0,2,3,0,0,1,1,3,4,0,1,0,0,4,5,0,1,0,1,5,6,0,1,1,0,6,7,0,1,1,1,7,8,1,0,0,0,8,9,1,0,0,1,9,10,1,0,1,0,10,11,1,0,1,1,11,12,1,1,0,0,12,13,1,1,0,1,13,14,1,1,1,0,14,15,1,1,1,1,15,16,0,0,0,0,0,二进制加法计数器的状态表,每个触发器翻转规律,：触发器,F0,每来一个计数脉冲都要发生翻转；触发器,F1,是当触发器,F0,的状态为,1,时才发生翻转；触发器,F2,是当触发器,F0,、,F1,的状态都为,1,时才发生翻转；触发器,F3,是当,F0,、,F1,、,F2,的状态都为,1,时才发生翻转。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器异步二进制计数器,由主从型,JK,触发器构成的四位二进制加法计数器,工作波形图,当第十六个计数脉冲到来时，又将返回到“,0000”,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器同步二进制计数器,根据总结的触发器翻转规律，可以得出各触发器的,J,、,K,端的逻辑关系式如下：,（,1,）第一位触发器,F,0,每来一个计数脉冲就翻转一次，因此,J,0,K,0,=1,；,（,2,）第二位触发器,F,1,，在,Q,0,1,时再来一个脉冲才翻转，因此,J,1,K,1,Q,0,；,（,3,）第三位触发器,F,2,，在,Q,1,Q,0,1,时再来一个脉冲才翻转，因此,J,2,K,2,Q,1,Q,0,；,（,4,）第四位触发器,F,3,，在,Q,2,Q,1,Q,0,1,时再来一个脉冲才翻转，因此,J,3,K,3,Q,2,Q,1,Q,0,；,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器同步二进制计数器,由主从型,JK,触发器组成的同步二进制加法计数器,每个触发器由多个,J,、,K,端，它们都是“与”逻辑关系。,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器十进制计数器,十进制计数器是在二进制计数器的基础上得出的，用四位二进制数来代表十进制的每一位数，所以也称为二十进制计数器。,计数脉冲数,二进制数,十进制数,Q3,Q2,Q1,Q0,0,0,0,0,0,0,1,0,0,0,1,1,2,0,0,1,0,2,3,0,0,1,1,3,4,0,1,0,0,4,5,0,1,0,1,5,6,0,1,1,0,6,7,0,1,1,1,7,8,1,0,0,0,8,9,1,0,0,1,9,10,0,0,0,0,进位,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器十进制计数器,由十进制加法计数器的状态表总结各触发器,J,、,K,端逻辑关系如下：,（,1,）第一位触发器,F,0,：每来一个计数脉冲就翻转一次，因此 ；,（,2,）第二位触发器,F,1,：在,Q,0,1,时再来一个脉冲就翻转，而在,Q,3,1,时不得翻转，故,；,（,3,）第三位触发器,F,2,：在,Q,1,=Q,0,=1,时再来一个脉冲就翻转，故 ；,（,4,）第四位触发器,F,3,：在,Q,2,=Q,1,=Q,0,=1,时，再来一个脉冲就翻转，并来第十个脉冲时应由,“1“,翻转为”,0“,，因此：,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,计数器十进制计数器,由,JK,触发器组成的一位同步十进制加法计数器,深圳大学机电与控制工程学院,彭太江,第,22,章 触发器和时序逻辑电路,单稳态触发器,