第4章组合逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,4,章 组合逻辑电路,学习要点：,组合电路的分析方法和设计方法,利用小规模集成器件（,SSI,）,进行逻辑设计的方法,加法器、数据选择器、译码器等中规模集成电路的逻辑功能和使用方法,第,4,章 组合逻辑电路,4.1,组合逻辑电路的分析,4.2,组合逻辑电路的设计,4.3,组合逻辑电路中的竞争冒险,退出,4.1,组合逻辑电路,的分析,退出,4.1.1,加法器,4.1.2,编码器,4.1.3,译码器,4.1.4,数值比较器,4.1.5,数据选择器,4.1.6,数据分配器,组合逻辑电路,：输出仅由当前输入决定，与电路以前状态无关；电路结构中,无,反馈环路（无记忆）,组合逻辑电路的分析方法,逻辑图,逻辑表达式,1,1,从输入到输出逐级写出,3,真值表,3,电路的逻辑功能,当输入,A,、,B,、,C,中有,2,个或,3,个为,1,时，输出,Y,为,1,，否则输出,Y,为,0,。所以这个电路实际上是一种,3,人表决用的组合电路：只要有,2,票或,3,票同意，表决就通过。,2,2,逻辑表达式,能对两个,1,位二进制数进行相加并考虑低位来的进位，即相当于,3,个,1,位二进制数相加，求得和及进位的逻辑电路称为全加器。,A,i,、,B,i,：,加数，,C,i,-1,：,低位来的进位，,S,i,：,本位的和，,C,i,：,向高位的进位。,4.1.1,全加器,全加器的逻辑图和逻辑符号,实现多位二进制数相加的电路称为加法器。,3,、串行进位加法器,构成,：把,n,位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点,：,进位信号是由低位向高位逐级传递的，速度不高。,超前进位发生器,加法器的级联,集成二进制,4,位超前进位加法器,实现编码操作的电路称为编码器。,4.1.2,编码器,1,、,3,位二进制编码器,输,入,8,个互斥的信号输,出,3,位二进制代码,真值表,逻辑图,8,线,-3,线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,2,、,3,位二进制优先编码器,逻辑表达式,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设,I,7,的优先级别最高，,I,6,次之，依此类推，,I,0,最低,。,真值表,3,、集成,3,位二进制优先编码器,ST,为使能输入端，低电平有效。,Y,S,为使能输出端，通常接至低位芯片的端。,Y,S,和,ST,配合可以实现多级编码器之间的优先级别的控制。,Y,EX,为扩展输出端，是控制标志。,Y,EX,0,表示是编码输出；,Y,EX,1,表示不是编码输出。,集成,3,位二进制优先编码器,74LS148,集成,3,位二进制优先编码器,74LS148,的真值表,输,入,：逻辑,0(,低电平）有效,输,出,：逻辑,0(,低电平）有效,集成,3,位二进制优先编码器,74LS148,的级联,16,线,-4,线优先编码器,4,、,8421 BCD,码优先编码器,真值表,5,、集成,10,线,-4,线优先编码器,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。,编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。,4.1.3,译码器,设二进制译码器的输入端为,n,个，则输出端为,2,n,个，且对应于输入代码的每一种状态，,2,n,个输出中只有一个为,1,（或为,0,），其余全为,0,（或为,1,）。,二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。,1,、二进制译码器,集成二进制译码器,74LS138,A,2,、,A,1,、,A,0,为二进制译码输入端，为译码输出端（低电平有效），,G,1,、,为选通控制端。当,G,1,1,、,时，译码器处于工作状态；当,G,1,0,、,时，译码器处于禁止状态。,真值表,输,入,：自然二进制码,输,出,：低电平有效,74LS138,的级联,显示译码器,数码显示器,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。,b=c=f=g=1，a=d=e=0时,c=d=e=f=g=1，a=b=0时,共阴极,显示译码器,真值表仅适用于共阴极,LED,真值表,集成显示译码器,74LS48,引脚排列图,功能表,辅助端功能,本节小结,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。,译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。,二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。,数值比较器,设,A,B,时,L,1,1,；,A,B,时,L,2,1,；,A,B,时,L,3,1,。,得,1,位数值比较器的真值表。,逻辑表达式,逻辑图,4,位数值比较器,比较器的级联,集成数值比较器,串联扩展,TTL,电路,：最低,4,位的级联输入端,A,B,、,A,m,3,）,nm:,扩展法,降维法,1,、用具有,n,个地址输入端的数据选择器实现,m,变量逻辑函数,求,D,i,的方法,图形法,D,0,D,1,D,3,D,2,归纳：若记图变量为,x,，原卡诺图（或降维图）中，,当,x=0,时，原图单元值为,F,；,当,x=1,时，原图单元值为,G,；,则在新的卡诺图中，对应的降维图单元中填入子函数,x F+x G,。,用数据选择器实现函数：,例,选用,8,选,1,数据选择器,74LS151,设,A,2,=A,、,A,1,=B,、,A,0,=C,求,D,i,D,0,=D,D,2,=1,D,6,=1,D,4,=D,D,1,=D,D,3,=0,D,7,=0,D,5,=1,画连线图,2,、译码器实现逻辑函数,画出用二进制译码器和与非门实现这些函数的接线图。,写出函数的标准与或表达式，并变换为与非,-,与非形式。,用二进制译码器实现码制变换,十进制码,8421,码,3,、采用全加器实现组合逻辑函数,8421 BCD,码转换为余,3,码,BCD,码,+0011=,余,3,码,二进制并行加法,/,减法器,C,0-1,0,时，,B,0=B,，,电路执行,A+B,运算；当,C,0-1,1,时，,B,1=B,，,电路执行,A,B=A+B,运算。,本节小结,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。,译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。,二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用,4,线,-16,线译码器还可实现,BCD,码到十进制码的变换。,4.3,组合电路中的竞争冒险,1,、产生竞争冒险的原因,在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。,产生竞争冒险的原因：主要是门电路的延迟时间产生的。,干扰信号,2,、消除竞争冒险的方法,有圈相切，则有竞争冒险,增加冗余项，,消除竞争冒险,