《数字逻辑》时序电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第四章 时序逻辑电路,4.1,锁存器,4.2,触发器,4.6,同步时序逻辑电路的分析与设计,4.3,时序逻辑电路概述,4.4,计数器,4.5,寄存器,4.1.1,基本,SR,锁存器,4.1.2,钟控,SR,锁存器,4.1,锁存器,4.1.4,钟控,D,锁存器的动态参数,4.1.5,集成三态输出八,D,锁存器,4.1.3,钟控,D,锁存器,1.,双稳态电路（,Bistate Elements,）,问题：由于电路没有输入，无法控制或改变它的状态。,电路有两个稳定工作状态：,4.1.1,基本,SR,锁存器,2.,由或非门构成的基本,SR,锁存器,(1),电路结构和逻辑符号,S,、,R,称为触发脉冲输入端，,S,为置位（,Set,）端，,R,为复位（,Reset,）端。,4.1.1,基本,SR,锁存器,(2),输入和输出的关系,不 变,0 1,1 0,0 0,0 0,0 1,1 0,1 1,S R,0,0,输,出,不,变,0,1,1,0,1,0,0,1,1,1,0,0,4.1.1,基本,SR,锁存器,非法态,module rs(R,S,Q,QN);,input R,S;,output Q,QN;,reg Q;/寄存器定义,assign QN=Q;/assign语句，QB=/Q?,always(R,S)/在CLK的上跳沿，执行以下语句。,if(!(R&S),begin,case(S,R)/case语句，至于endcase为止。,2b01:Q=,0,;/当R,S的组合为01，则令Q=1。,2b10:Q=,1,;/当R,S的组合为01，则令Q=1。,endcase/case语句结,end,endmodule,不 变,0 1,1 0,0 0,0 0,0 1,1 0,1 1,S R,00,对于由或非门构成的基本,SR,锁存器采用正脉冲触发。,例：,已知输入,S,、,R,波形图，试画出 、波形图，设,SR,锁存器的初态为,0,。,不 变,0 1,1 0,0 0,0 0,0 1,1 0,1 1,S R,10,00,01,00,10,00,4.1.1,基本,SR,锁存器,Q,Q,例：已知输入,S,、,R,波形图，试画出,Q,、,Q,波形图，设,SR,锁存器的初态为,0,。,4.1.1,基本,SR,锁存器,称为,0,态，,称为,1,态，,或,称为非正常态。,3.,由与非门构成的基本,SR,锁存器,(1),电路结构和符号,(2),输入输出关系,1 1,1 0,0 1,不 变,0 0,0 1,1 0,1 1,4.1.1,基本,SR,锁存器,4.,锁存器的特性表和特性方程,现态（,Present State,）,：锁存器在接收信号之前所处的状态，用,Q,n,表示；,次态（,Next State,）,：锁存器在接收信号之后建立的新的稳定状态，用,Q,n+1,表示。,4.1.1,基本,SR,锁存器,S R,Q,n,Q,n+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,（约束条件）,11,00,01,1,0,10,0,0,1,1,0,S,Q,n+1,RQ,n,1,不 变,0 1,1 0,0 0,0 0,0 1,1 0,1 1,S R,5.,基本,SR,锁存器的应用,（,1,）作为存储单元，可存储,1,位二进制信息。,（,2,）其它功能触发器的基本组成部分。,（,3,）构成单脉冲发生器,v,O,窄脉冲,以下电路无法产生单脉冲：,4.1.1,基本,SR,锁存器,由基本,SR,锁存器构成的单脉冲发生电路：,每按动开关一次，只输出一个正脉冲。,基本,SR,锁存器,4.1.1,基本,SR,锁存器,1 1,1 0,0 1,不 变,0 0,0 1,1 0,1 1,CP,=0,：基本,SR,锁存器输入端均为,1,，状态保持不变,1.,电路结构和逻辑符号,基本,SR,锁存器,时钟脉冲,CP,=1,：,S,、,R,通过与非门作用于基本,SR,锁存器,4.1.2,钟控,SR,锁存器,2.,逻辑功能,S R,Q,n,Q,n+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,（约束条件）,4.1.2,钟控,SR,锁存器,3.,基本,SR,锁存器与钟控,SR,锁存器的区别,（,a,）,基本,SR,锁存器输出波形,（,b,）,钟控,SR,锁存器输出波形,结论：钟控,SR,锁存器只在,CP,高电平期间接收输入信号，基本,SR,锁存器任何时候均能接收输入信号。,4.1.2,钟控,SR,锁存器,3.,特性表,D,Q,n,Q,n,+1,0 0,0 1,1 0,1 1,0,0,1,1,1.,电路结构和逻辑符号,2.,特性方程,将,S,=,D,，,R,=,D,（保证了,SR,=0,）代入,SR,锁存器的,特性方程,得,4.1.3,钟控,D,锁存器,4.1.3,钟控,D,锁存器,例：,在钟控,D,锁存器输入如图所示的,CP,和,D,波形，试画出输出波形。假设锁存器初始状态为,0,。,“,透明”锁存器（,Transparent Latch,）,module LATCH4(,CP,D,Q);,input,CP,;,input3:0 D;,output3:0 Q;,reg3:0 Q;,always(D,CP,),begin,if(,CP,),Q=D;,end,endmodule,“,透明”锁存器,（,Transparent Latch,）,4.1.3,钟控,D,锁存器,思考：以下电路实现什么功能？,建立时间（,Setup Time,）,t,SU,数据信号,D,在时钟信号,CP,下降沿到来之前应稳定的最小时间,保持时间（,Hold Time,）,t,H,数据信号,D,在时钟信号,CP,下降沿过去以后应稳定的最小时间,时钟信号和锁存器输出之间的延迟时间,t,p(CQ),相对于,CP,信号由低电平变为高电平的时刻，,Q,的变化将会有,一定的延时。,输入数据信号和锁存器输出之间的延迟时间,t,p(DQ),相对于,D,的变化，,Q,的变化将会有一定的延时。,4.1.4,钟控,D,锁存器的动态参数,74HC573,的逻辑图,当,LE,=1,时，输出,Q,跟随输入,D,变化，,当,LE,=0,时，输出,Q,保持不变,当,OE,=0,时，输出高阻态。,4.1.5,集成三态输出八,D,锁存器,4.2.1,主从触发器,4.2.2,维持阻塞触发器,4.2,触发器,4.2.4,触发器的动态参数,4.2.3,其它功能的触发器,1.,钟控锁存器存在,的空翻现象,在一个,CP,脉冲周期内，锁存器状态变化多于一次的现象称为,空翻,。,空翻带来两个问题：一是锁存器的抗干扰能力下降；,二是限制了锁存器的使用范围。,4.2.1,主从,D,触发器,2.,为什么钟控锁存器会存在,空翻现象？,主要原因是锁存器对输入信号的敏感时间太长。,触发器采用了不同的电路结构，只有在,CP,脉冲的上升沿或下降沿时刻接收输入信号，一个周期内最多翻转一次，防止了空翻现象。,4.2.1,主从,D,触发器,3,种不同结构的触发器,维持阻塞触发器,主从触发器,利用传输延迟触发器,5,种不同功能的触发器,D,触发器,SR,触发器,JK,触发器,T,触发器,T,触发器,3.,触发器的分类,4.2.1,主从,D,触发器,1.,主从,D,触发器电路结构及逻辑符号,当,CP,=0,时，,Q,M,跟随,D,变化，从锁存器保持不变,4.2.1,主从,D,触发器,主锁存器,从锁存器,当,CP,=1,时，主锁存器保持不变，从锁存器,跟随,Q,M,变化,主从,D,触发器的状态只有在,CP,上升沿时刻才会改变,2.,工作原理,例：主从,D,触发器输入,CP,和,D,的波形如图所示，试画出输出波形。,4.2.1,主从,D,触发器,主从,D,触发器的特性方程,具有直接置,0,端和直接置,1,端的主从,D,触发器,4.2.1,主从,D,触发器,直接置,1,端,直接置,0,端,直接置,1,端,和,直接置,0,端,不受,CP,脉冲控制，用于设置触发器的初始状态，正常工作时，应置高电平。,思考：为什么,直接置,1,信号 要同时加到,G5,和,G1,输入端？,4.2.1,主从,D,触发器,0,1,1,0,1,0,1.,电路结构和逻辑符号,G,3,、,G,4,、,G,5,、,G,6,构成了,D,信号的输入通道。,基本,SR,锁存器,G,1,、,G,2,构成了基本,SR,锁存器。,4.2.2,维持阻塞,D,触发器,2.,工作原理分析,（,1,）触发器,维持原状态不变；,0,1,1,D,D,（,2,）输入信号,D,到达,G,4,、,G,3,的输入端，等待送入。,当,CP,=0,时：,输,出,不,变,4.2.2,维持阻塞,D,触发器,当,CP,由,01,时，,如果,D,=0,，,Q,n,+1,=,D,=0,，并立即封锁输入通路。,0,1,1,0,1,封锁输入通路,0,1,1,1,0,0,4.2.2,维持阻塞,D,触发器,当,CP,由,01,时，,如果,D,=1,，,则,Q,n+1,=,D,=1,，并立即封锁输入通路。,1,0,0,1,1,封锁输入通路,0,0,1,1,1,1,结论：在,CP,上升沿接收输入信号，,Q,n+1,=,D,。,4.2.2,维持阻塞,D,触发器,3.,具有异步置位、复位端的维持阻塞,D,触发器,不管,CP,=0,还是,1,，触发器置,1,态。,不管,CP,=0,还是,1,，触发器置,0,态。,4.2.2,维持阻塞,D,触发器,状态图,特性表,D,Q,n,Q,n+1,0,0,0,0,1,0,1,0,1,1,1,1,特性方程,D,触发器可以采用不同电路结构，但功能符号是一样的。,在分析和设计时序逻辑电路时，并不需要考虑触发器的内部电路结构，而只需关心触发器的逻辑功能和触发方式。,4.2.3,五种不同功能的触发器,Q,Q,边沿触发器只有,CP,的上升沿或下降沿瞬间才能接受控制输入信号，改变状态，因此在一个时钟脉冲下，触发器最多只能翻转一次，从根本上杜绝了空翻的现象。,例：,一上升沿触发的,D,触发器，设初态为,1,，试在给定,CP,、,D,下，画出输出波形。,4.2.3,五种不同功能的触发器,4.2.3,五种不同功能的触发器,除了,D,触发器之外，常见的还有,SR,触发器、,JK,触发器、,T,触发器、,T,触发器。,1.SR,触发器,S,R,Q,n,Q,n,+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,置,0,置,1,不正常态,保持不变,CP,4.2.3,五种不同功能的触发器,JK,触发器可以由,D,触发器转化而来。,4.2.3,五种不同功能的触发器,2.JK,触发器,J,K,Q,n,Q,n,+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,1,0,置,0,置,1,取反,保持不变,CP,状态图,特性表,J,K,Q,n,Q,n,+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,1,0,特性方程,0,1,4.2.3,五种不同功能的触发器,CP,4.2.3,五种不同功能的触发器,例,：下降沿,JK,触发器，给定,CP,、,J,、,K,的波形如下，试画出相应的输出,Q,和,Q,波形。设初始状态为,0,。,Q,Q,J,K,Q,n,Q,n,+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,1,0,置,0,置,1,取反,保持不变,3.,T,触发器,如果将,JK,触发器的,J,、,K,端连接在一起，并将输入端命名为,T,，就得到,T,触发器。,4.2.3,五种不同功能的触发器,状态图,T,触发器,特性表,T,触发器,特性方程,T,Q,n,Q,n+1,0,0,0,0,1,1,1,0,1,1,1,0,4.2.3,五种不同功能的触发器,当,T,触发器的输入端固定地接高电平时，就得到,T,触发器,3.,T,触发器,D,触发器转化为,T,触发器,4.2.3,五种不同功能的触发器,如果,D,触发器的输入信号刚好在,CP,脉冲的上升沿发生改变是否允许？如不允许，对输入信号有什么要求？,思考题,Q,Q,4.2.4,触发器的动态特性,什么是,上升沿,触发和,下降沿,触发？它跟锁存器的,电平触发,有何区别？,触发器小结,上升沿触发和下降沿触发在,逻辑符号,上有什么特点？,后面的内容将,更多地关注触发器的功能和触发方式,。而对触发器的电路结构不做重点,1,：,RS,触发器,2,：边沿,JK,触发器,3,：边沿,D,触发器,2,：边沿,JK,触发器,表达式成立条件,3,：边沿,D,触发器,表达式成立条件,D触发器,module DFFA(D,CLK,Q);,input D,CLK;,output Q;,reg Q;,always(posedge CLK),begin,Q=D;,end,endmodule,module myd(q,qn,d,clk,S,R);,input d,clk,S,R;,output q,qn;,reg q,qn;/寄存器定义,always (posedge clk or negedge R or negedge S),begin,if(!R),q=0;/异步清0，低有效,else if(!S),q=1;/异步置1，低有效,else,q=d;,end,always(q),begin,qn=q;,end,endmodule,D,触发器的初态为零，,D=D1 D2,，画出,Q,波形图,作业,寄存器用于寄存一组二值代码，广泛地用于数字系统和数字计算机中。,寄存器一般用,D,触发器构成。,寄存器主要分,并行寄存器,和,移位寄存器,两种。,1.,什么是寄存器？,2.,寄存器的构成,3.,寄存器的分类,4.5,寄存器和移位寄存器,74HC573,的逻辑图,寄存器,74HC574,4.,并行寄存器,74HC574,0,只有,CP,脉冲的上升沿到来后，数据才能存入寄存器。,4.5,寄存器和移位寄存器,1,0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,74HC573,的逻辑图,思考：,74HC574,与并行锁存器,74HC573,有什么区别？,4.5,寄存器和移位寄存器,当,LE,=1,时，输出,Q,跟随输入,D,变化，,当,LE,=0,时，,Q,保持不变。,module reg1(cp,clr,din,qout);,input cp,clr;,input 2:0 din;,output 2:0 qout;,reg 2:0 qout;,always,(posedge cp or negedge clr),begin,if(!clr)qout=3b000;,else,qout=din;,end,endmodule,5.,右移寄存器,（,1,）用,D,触发器,（,2,）驱动方程,D,0,=,D,IR,D,1,=,Q,0,D,2,=,Q,1,D,3,=,Q,2,（,3,）逻辑电路图,4.5,寄存器和移位寄存器,1,0,1,0,0,1,0,1,0,溢出,（,4,）工作波形,设移位寄存器的初始状态,Q,0,Q,1,Q,2,Q,3,=0000,，,D,IR,的输入代码为,1011,，请画出各触发器输出端在移位过程中的波形。,4.5,寄存器和移位寄存器,（,5,）仿真,4.5,寄存器和移位寄存器,（,6,）,8,位移位寄存器,74HC164,4.5,寄存器和移位寄存器,6.,左移寄存器,（,1,）用,D,触发器；,（,2,）驱动方程,D,0,=,Q,1,D,1,=,Q,2,D,2,=,Q,3,D,3,=,D,IL,（,3,）逻辑图,串行数据输入端,4.5,寄存器和移位寄存器,module,lShifter(,clk,qout,din,qb,);,input clk,din;,output 3:0 qout;,output qb;,reg 3:0 qout;,reg qb;,always(posedge clk),begin,end,endmodule,qb=qout3;,qout3:1=qout2:0;,qout0=din;,7.,多功能寄存器（保持、右移、左移、并行置数）,（,1,）用,D,触发器；,（,2,）增加两根控制信号,S,1,、,S,0,，用以控制寄存器的功能：,S,1,S,0,功能,0 0,保持,0 1,右移,1 0,左移,1 1,并行置数,（,3,）状态方程,以上,4,个方程可以用,4,个四选一的数据选择器来实现。,4.5,寄存器和移位寄存器,（,4,）逻辑电路图,4.5,寄存器和移位寄存器,（,5,）,74LS194,逻辑符号和功能表,R,D,S,1,S,0,D,IR,D,IL,CP,Q,0,Q,1,Q,2,Q,3,0,1,1,1,1,1 1,0 0,0 1,1 0,A,B,0 0 0 0,d,0,d,1,d,2,d,3,Q,0,Q,1,Q,2,Q,3,A,Q,0,Q,1,Q,2,Q,1,Q,2,Q,3,B,4.5,寄存器和移位寄存器,4.3,时序逻辑电路概述,4.4,计数器,4.5,寄存器,第四章 时序逻辑电路,作业：试用,74161,构成,55,进制计数器,4.3,时序逻辑电路概述,组合电路：,电路的输出只与当前的输入有关，而与,以前,的输入无关。,时序电路：,电路在某一给定时刻的输出，不仅取决于该时刻电路的输入，还取决于,前一时刻电路的状态。,结构：组合电路,+,存储电路（触发器）。,一、,什么是时序逻辑电路？,结构：由门电路构成。,输出方程：,状态方程：,Q,n+1,=,F,3,(,Z,Q,n,),驱动方程,:,Z,=,F,2,(,X,Q,n,),二、,时序电路的模型,Y,=,F,1,(,X,Q,n,),输入信号,输出信号,状态信号,驱动信号,4.3,时序逻辑电路概述,时序逻辑电路举例,串行加法器,10110101,11110000,00111011,一位全加器,D,触发器,4.3,时序逻辑电路概述,三、时序逻辑电路的分类,1.,同步时序逻辑电路和异步时序逻辑电路,同步时序电路：,异步时序电路：,所有触发器,由,同一时钟,脉冲源控制,没有统一的时钟脉冲,4.3,时序逻辑电路概述,2.,计数器和状态机,计数器：没有输入变量,X,，它仅仅在时钟控制下自动地改变状态，一般直接以触发器的状态作为输出。,4.3,时序逻辑电路概述,摩尔型状态机,：,输出只和现态有关，与输入无关。,Y,=,F,(,Q,n,),状态机：除了时钟信号之外，还有输入信号,X,，它通过对输入信号,X,的响应实现状态转移。分,摩尔型（,Moore,）状态机和,米里型（,Mealy,）状态机,两类,。,4.3,时序逻辑电路概述,米里型状态机：输出不仅和现态有关，还和输入有关,。,Y,=,F,(,X,Q,n,),4.3,时序逻辑电路概述,按计数脉冲引入方式，分为,异步,和,同步,计数器,按进位制，分为,二进制,、,十进制,和,N,进制,计数器,按逻辑功能，分为,加法,、,减法,和,可逆,计数器,1.,计数器的分类,4.4,计数器,例：时序电路如图所示，已知,CP,脉冲波形，画出,Q,0,Q,2,的波形。,CP,Q,1,Q,0,Q,2,功能：,计数,、,分频,、,定时,。,0,0,0,1,0,0,0,1,0,1,1,0,0,0,1,1,0,1,0,1,1,1,1,1,0,0,0,4.4,计数器,2.,异步二进制加法计数器的构成规律,（,1,）用,T,触发器构成；,（,2,）若触发器要求用上升沿触发，则应用前级,Q,作为下级的,CP,，若触发器要求用下降沿触发，则应用前级的,Q,作为下级的,CP,。,4.4,计数器,3.,异步二进制减法计数器的构成规律,（,1,）用,T,触发器构成；,（,2,）若触发器要求用上升沿触发，则应用前级,Q,作为下级的,CP,，若触发器要求用下降沿触发，则应用前级的,Q,作为下级的,CP,。,思考,：如何用,D,触发器构成,3,位二进制（,8,进制）减法计数器。,4.4,计数器,3.,同步二进制加法计数器,以,8,进制计数器为例，其状态转换规律为：,Q,0,每来一个,CP,脉冲,翻转,一次；,Q,1,只有当,Q,0,为,1,时,翻转,，其余,保持,；,Q,2,只有当,Q,1,、,Q,0,同时为,1,时,翻转,，其余,保持,。,T,触发器的状态方程,当,T,=1,时,当,T,=0,时,4.4,计数器,同步二进制加法计数器的构成规律,:,（,2,）令,T,0,=1,，,T,1,=,Q,0,，,T,2,=,Q,0,Q,1,，,T,3,=,Q,0,Q,1,Q,2,3,位同步二进制加计数器逻辑图,（,1,）用,T,触发器构成，既可上升沿触发也可下降沿触发；,4.4,计数器,4.,同步二进制减法计数器构成规律,（,1,）用,T,触发器；,（,2,）令,4.4,计数器,5.,同步二进制加减计数器构成规律,（,1,）用,T,触发器；,（,2,）令,4.4,计数器,6.,常用的集成计数器,4.4,计数器,型 号,时 钟,计 数 功 能,清 零,预 置 数,74160/162,同步，,十进制加,异,/,同步清零,同步预置数,74161,/163,同步，,4,位二进制加,异,/,同步清零,同步预置数,74LS190,同步，,十进制加,/,减,异步预置数,74LS191,同步，,4,位二进制加,/,减,异步预置数,74LS192,同步，,十进制加,/,减,异步清零,异步预置数,74LS193,同步，,4,位二进制加,/,减,异步清零,异步预置数,74LS390,异步，,二,-,五,-,十进制加,异步清零,74LS393,异步，,4,位二进制加,异步清零,74161,的主要功能：,异步清零功能,同步并行置数功能,同步二进制加计数器,保持功能,4.4,计数器,所有的触发器采用同一时钟信号。外部,CP,脉冲为上升沿触发。,（,1,）异步清零功能,异步清零功能。,当,R,D,=0,时，,Q,3,Q,2,Q,1,Q,0,=0000,。,0,0,4.4,计数器,（,2,）,同步并行置数功能,（,R,D,=1,LD,=0,时,）,1,0,1,1,1,0,1,1,4.4,计数器,什么是同步并行置数？,（,2,）,同步并行置数功能,（,R,D,=1,LD,=0,时,）,1,0,1,1,1,0,1,1,0,1,1,1,1,1,1,1,1,4.4,计数器,（,3,）同步二进制加计数器,（,R,D,=1,LD,=1,时）,0,1,1,1,1,1,1,1,1,1,4.4,计数器,1,（,4,）保持功能（,R,D,=1,LD,=1,时，,EP,ET,=0,时,）,进位输出,0,0,0,0,0,0,1,1,1,1,1,1,1,1,1,4.4,计数器,74161,的逻辑符号,74161,的功能表,L L L L,d,0,d,1,d,2,d,3,计 数,保 持,保 持,L ,H L ,d,0,d,1,d,2,d,3,H H H H ,H H L ,H H L ,R,D,LD,ET,EP,CP,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,4.4,计数器,应用,1,CP,（,1,）实现同步二进制加计数,1,1,1,L L L L,A,B,C,D,计 数,保 持,保 持,L ,H L ,A,B,C,D,H H H H ,H H L ,H H L ,Rd LD ET EP CP,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,计数输出,0000,0001,0100,0011,0010,1010,1001,1000,0111,0110,0101,1111,1110,1101,1100,1011,Q,3,Q,2,Q,1,Q,0,4.4,计数器,（,2,）构成,N,进制计数器,同步置数法,反馈清零法,4.4,计数器,例,1,采用“反馈清零法”实现同步,10,进制加计数,0001,0100,0011,0010,1001,1000,0111,0110,0101,0000,1,0,0,1,0,0,0,0,出现一瞬间,4.4,计数器,1010,0001,0100,0011,0010,1001,1000,0111,0110,0101,0000,0,1,0,1,0,0,0,0,0,1,4.4,计数器,波形图：,1,0,0,0,1,1,0,0,0,0,1,0,1,0,1,0,0,1,1,0,1,1,1,0,0,0,0,1,1,0,0,1,0,0,0,0,0,0,0,0,0,1,0,0,4.4,计数器,例,2,采用“同步置数法”，用,74161,构成十进制加计数器,0000,0001,0100,0011,0010,1001,1000,0111,0110,0101,1101,1100,1011,1010,1111,1110,1,0,0,1,0,0,0,0,0,思考：校验一下能否自启动,4.4,计数器,1.,确定计数器的状态转换图；,“同步置数法”构成,N,进制计数器步骤：,2.,根据计数器的初态确定并行数据输入端的连接；,3.,根据计数器的终态确定与非门输入端的连接。,4.4,计数器,试用74161采用复位法构成,?,进制计数器,：,?,进制计数器,试用,74161,构成,14,进制计数器,24?,CP,1,1,1,试用,74161,构成,24,进制计数器,16,7,0,0,同步连接方式,：,1,1,1,1,?,进制计数器,试用两片,74161,构成,100,进制计数器,方法一：,1,1,1,1,0,0,0,0,先用两片,74161,构成,256,进制计数器，然后再用“同步置数”法构成,100,进制计数器。,4.7.1,计数器,例,3,试用两片,74161,构成,100,进制计数器,1,1,1,1,0,0,0,0,方法一：先用两片,74161,构成,256,进制计数器，然后再用“同步置数”法构成,100,进制计数器。,4.4,计数器,module My74161(clk,ldn,rdn,ep,et,d3,d2,d1,d0,q3,q2,q1,q0,co);,input clk,ldn,rdn,ep,et,d3,d2,d1,d0;,output q3,q2,q1,q0,co;,reg3:0 Q;,reg q3,q2,q1,q0,co;,always(,posedge clk or negedge rdn,),begin,if(!rdn),Q=4b0000;,else,if(!ldn),begin,Q3=d3;Q2=d2;Q1=d1;Q0=d0;,end,else,if(ep=1b1)&(et=1b1),Q=Q+4b0001;,end,always(Q,et),begin,co=Q3,q3=Q3;q2=Q2;q1=Q1;q0=Q0;,end,endmodule,module CNT10(CLK,CLR,CS,Q,CO);,input CLK,CLR,CS;,output3:0 Q;,reg3:0 Q;,output CO;,reg CO;,always(posedge CLK or posedge CLR),begin,if(CLR),Q=4b0000;,else,if(CS),begin,if(Q=4b1001),Q=4b0000;,else,Q=Q+4b0001;,end,end,always(Q),begin,if(Q=4b1001),CO=1b1;,else,CO=1b0;,end,endmodule,8,分频器设计,module fDiv(clkin,fout);,input clkin;,output fout;,reg 2:0 cnt;,reg fout;,always(posedge clkin),begin,if(cnt=7),cnt=0;,else,cnt=cnt+1;,if(cnt 4),fout=1b1;,else,fout=1b0;,end,endmodule,作业：输入,1M,赫兹，输出,1K,赫兹,复习：用数据选择器构成,例,4,：设计一个产生,01000110,序列码的序列信号发生器。,4.4,计数器,序列信号,：按一定规则排列的周期性串行二进制码,（,2,）按要求设计组合输出电路。,方法二：,计数器,+,组合输出电路,（,1,）根据序列码的长度,S,设计模,S,计数器，状态可以自定；,4.4,计数器,第一步：设计计数器,设定有效状态为,Q,3,Q,2,Q,1,Q,0,=0100,1111,第二步：设计组合电路,D,C B A,L,0 0 0 0 ,0 0 0 1 ,0 0 1 0 ,0 0 1 1 ,0 1 0 0 1,0 1 0 1 1,0 1 1 0 0,0 1 1 1 0,1 0 0 0 0,1 0 0 1 1,1 0 1 0 0,1 0 1 1 0,1 1 0 0 1,1 1 0 1 1,1 1 1 0 1,1 1 1 1 0,4.4,计数器,4.4,计数器,2.,画卡诺图,DC,BA,00,01,11,10,00,01,11,10,1,1,0,0,0,1,0,0,1,1,0,1,D,C B A,L,0 0 0 0 ,0 0 0 1 ,0 0 1 0 ,0 0 1 1 ,0 1 0 0 1,0 1 0 1 1,0 1 1 0 0,0 1 1 1 0,1 0 0 0 0,1 0 0 1 1,1 0 1 0 0,1 0 1 1 0,1 1 0 0 1,1 1 0 1 1,1 1 1 0 1,1 1 1 1 0,4.4,同步时序逻辑电路的分析,第四章 时序逻辑电路,4.5,同步时序逻辑电路的设计,作业：,P191 26,4.4,同步时序电路分析,时序逻辑电路,的分析步骤：,例,1,：请分析以下同步时序电路。,（,1,）写出驱动方程,4.4,同步时序电路分析,(2),写出状态方程,（,3,）写出输出方程,（,1,）,写出驱动方程,4.4,同步时序电路分析,（,4,）列出状态表和状态转换图,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0 0 0,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0,0,0,0,0,0,1,1,Q,2,n,Q,1,n,Q,0,n,Q,2,n+1,Q,1,n+1,Q,0,n+1,Y,（,4,）根据状态方程列出状态表。,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0 0 0,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0,0,0,0,0,0,1,1,Q,2,n,Q,1,n,Q,0,n,Q,2,n+1,Q,1,n+1,Q,0,n+1,Y,（,5,）作出状态图,111,001,000,011,110,100,101,Q,2,Q,1,Q,0,010,4.4,同步时序电路分析,000110,七个状态构成循环，称为有效循环。,“111”,位于有效循环之外，称为无效状态。,如果无效状态在若干个,CP,作用后，最终能进入有效循环称该电路具有,自启动,能力。,上述时序电路能够自启动。,（,6,）时序图（设,Q,2,Q,1,Q,0,初态为,000,）,（,7,）结论：同步七进制加法计数器。,Y,Q,2,Q,1,Q,0,CP,0,1,0,0,1,0,1,1,0,0,1,0,0,0,0,1,1,0,0,0,0,0,1,1,1,4.4,同步时序电路分析,4.4,同步时序电路分析,例,2,：分析如图所示时序电路。,摩尔型同步状态机,摩尔型,米里型,4.4,同步时序电路分析,（,1,）写出驱动方程,（,2,）写出状态方程,（,3,）写出输出方程,4.4,同步时序电路分析,4.4,同步时序电路分析,功能：串行数据检测器，当串行数据,X,出现,101,时，电路输出,Y,为,1,。,时钟周期,T,1,T,2,T,3,T,4,T,5,T,6,T,7,T,8,T,9,T,10,T,11,T,12,T,13,T,14,T,15,X,0,1,1,0,1,1,0,1,0,1,0,1,1,1,0,Y,0,0,0,0,0,1,0,0,1,0,0,0,1,0,0,4.5,同步时序电路设计,组合逻辑电路,的设计步骤：,逻辑问题,真值表,逻辑表达式,逻辑图,时序逻辑电路,的设计步骤：,例,1,：试用,JK,触发器设计一个同步七进制计数器。,需要三个触发器。,Q,2,Q,1,Q,0,001,000,010,011,110,100,101,解：（,1,）逻辑抽象，画出状态图。,4.5.1,同步计数器设计,（,2,）列出状态表,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,0 0 0,1 1 0,4.5.1,同步计数器设计,（,3,）求出状态方程,00,01,11,10,1,0,Q,2,Q,1,Q,0,Q,2,n+1,0,1,1,0,1,0,0,00,01,11,10,1,0,Q,2,Q,1,Q,0,Q,1,n+1,0,1,0,1,0,1,0,00,01,11,10,1,0,Q,2,Q,1,Q,0,Q,0,n+1,1,0,1,0,0,1,0,4.5.1,同步计数器设计,（,3,）求出电路的驱动方程,将上述状态方程与,JK,触发器的特性方程相比较得：,4.5.1,同步计数器设计,（,4,）根据得到的驱动方程画出逻辑图。,4.5.1,同步计数器设计,（,5,）检查电路能否自启动。,Q,2,Q,1,Q,0,001,000,010,011,110,100,101,111,为无效状态，根据卡诺图化简可知，,111,的下一个状态为,000,，回到有效循环，故所设计的时序电路能自启动。,111,4.5.1,同步计数器设计,例,2,：设计一个串行数据检测器，当串行数据,X,出现,011,时，电路输出,Y,为,1,。,4.5.2,摩尔型状态机设计,时钟周期,T,1,T,2,T,3,T,4,T,5,T,6,T,7,T,8,T,9,T,10,T,11,T,12,T,13,T,14,T,15,X,0,1,0,1,1,0,0,1,0,1,1,1,0,1,0,Y,0,0,0,0,0,1,0,0,0,0,0,1,0,0,0,解：,输入端,X,：,串行随机信号,输出端,Y,：,当,X,出现,011,序列时，,Y,=1,；否则,Y,=0,1.,状态定义,4.5.2,摩尔型状态机设计,S0,状态：初始状态。该状态可以理解为时序电路处于复位时的状态。如果接收到,1,个,1,，那么状态仍为,S0,，因为要检测的数据是从,0,开始的。,S1,状态：已接收到,1,个,0,；,S2,状态：已接收到,01,；,S3,状态：已接收到,011,。,2.,画出状态转换图,4.5.2,摩尔型状态机设计,S0,状态：初始状态；,S1,状态：已接收到,1,个,0,；,S2,状态：已接收到,01,；,S3,状态：已接收到,011,。,状态编码,S,0,00,S,1,01,S,2,10,S,3,11,3.,列出状态真值表,4.5.2,摩尔型状态机设计,Y,X,=0,X=,1,00,01,00,0,01,01,10,0,10,01,11,0,11,01,00,1,4.,求触发器的状态方程和输出函数,4.5.2,摩尔型状态机设计,Y,X,=0,X=,1,00,01,00,0,01,01,10,0,10,01,11,0,11,01,00,1,5.,画逻辑电路图,4.5.2,摩尔型状态机设计,6.,电路仿真,1.,状态转换图,4.5.3,米里型状态机设计,例,3,：将上例描述的串行数据检测器设计成米里型状态机。,时钟周期,T,1,T