VHDL仿真和综合教育课件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,VHDL仿真和综合PPT讲座,第一节 VHDL仿真,一、仿真的种类,1、行为仿真（Behavioral simulation）,2、功能仿真（Functional simulation）,3、静态定时分析（Static timing analysis）,4、门级仿真（Gate-level simulation）,5、开关级仿真（Switch-level simulation）,6、晶体管级或电路级仿真（Transistor-level,or circuit-level simulation）,第一节 VHDL仿真,二,、VHDL的仿真,VHDL语言是一种硬件描述语言，我们设计的VHDL程序就是对数字系统的描述。为了验证所设计的模块是否正确，还必需对这些模块进行仿真。仿真采用VHDL仿真器（Simulator）进行。通过仿真器设计者可对各设计层次的设计模块进行仿真，以确定这些设计模块的功能、逻辑关系及定时关系是否满足设计要求。所以，仿真是利用VHDL语言进行硬件设计的一个必不可少的步骤，它贯穿设计的整个过程。,仿真可分为功能仿真和定时仿真，功能仿真用于验证设计模块的逻辑功能，定时仿真用来验证设计模块的时序关系。无论哪种仿真，都需要在输入端加输入信号，即激励信号，然后运行仿真器，仿真器根据电路模型产生所设计电路对激励信号的响应，设计者通过对响应信号的分析（如观察波形）以确定所设计电路是否正确。,1、激励信号的产生,图形产生,VHDL语言产生,时钟产生方法,clock:PROCESS,begin,wait for 10 ns;,clk =not clk;,end PROCESS clock;,其他信号产生方法,stimulus:PROCESS,begin,wait for 5 ns;reset =1;,wait for 4 ns;reset count,clk=clk,reset=reset);,clock:PROCESS,begin wait for 10 ns;clk =not clk;,end PROCESS clock;,stimulus:PROCESS,begin,wait for 5 ns;reset =1;,wait for 4 ns;reset =0;,wait;,end PROCESS stimulus;,end only;,2、波形分析,5、观察波形,第二节 VHDL综合,一,、,逻辑综合,所谓综合（Synthesis）就是将高抽象层次的描述自动地转换到较低抽象层次的一种方法。通常综合可分为三个层次：即：高层次综合（High-Level Synthesis）、逻辑综合（Logic Synthesis）和版图综合（Layout Synthesis），其中：版图综合负责将系统电路层的结构描述转化为版图层的物理描述；逻辑综合负责将系统寄存器传输层（RTL）描述转化为门级网表的过程；高层次综合负责将系统算法层的行为描述转化为寄存器传输层的描述。本节只介绍有关逻辑综合方面的内容。,第七节 VHDL仿真与综合,一般逻辑综合的过程如下图所示：,工艺库,RTL描述程序,综合器,约束条件,门级网表,第七节 VHDL仿真与综合,应用逻辑综合工具将RTL描述转换为门级描述有三个步骤：,第一步：将RTL描述转换成未优化的门级布尔描述（如与门、或门、触发器等）。该过程不受用户限制，其结果是一种中间结果，格式因综合工具不同而各异，且对用户是不透明的。按照转换的规则语法，将RTL描述的IF、CASE、LOOP语句以及条件信号代入和选择信号代入等语句转换成中间布尔表达式，装配组成或由推论形成触发器和锁存器。,第二步：执行优化算法，产生优化的布尔描述。这是逻辑综合过程中的一个重要工作，它采用了大量的算法和规则。,第三步：按半导体工艺要求，采用相应的工艺库，把优化的布尔描述映射成实际的逻辑电路。,综合工具工作过程：,优化过程,工艺映射过程,area optimization,delay optimization,二、可综合VHDL程序的编写,1、了解综合软件的局限性,2、信号与变量的区别,3、锁存器与触发器,4、可综合VHDL程序建议,优先采用CASE语句而不是IF语句以提高电路的性能。,CASE 语句的每个分支都应有输出分配（可采用OTHERS语句）,不要使用无限制的整数类型（32bit）,在FOR-LOOP语句中尽量采用变量,不要采用WAIT语句产生触发器。,