触发器及其应用.ppt

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,触发器及其应用,触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了,基本,RS,触发器，,JK,触发器，,D,触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的,应用电路,的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。,内容提要,9.1 触发器及其应用,触发器具有两个稳定状态，用以表示逻辑状态“,1,”和“,0,”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。,RS,触发器,基本,RS,触发器,图为由两个与非门交叉耦合构成的基本,RS,触发器，它是无时钟控制低电平直接,触发的触发器。基本,RS,触发器具有置“,0,”、置“,1,”和“保持”三种功能。通常 称为置“,1,”端，因为 ,0,（,1,）时触发器,被置“,1,”；为置“,0,”端,因为 ,0,（,1,）时触发器被置“,0,”,当 ,1,时状态保持；,0,时，触发器状态不定，应避免此种情况发生，为基本,RS,触发器的功能表。基本,RS,触发器。也可以用两个“或非门”组成，此时为高电平触发。,电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由和复位开关产生的信号决定。,CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。,为置“0”端,因为 0（1）时触发器被置“0”,当 1时状态保持；,为置“0”端,因为 0（1）时触发器被置“0”,当 1时状态保持；,当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。,Q与 为两个互补输出端。,输 出,触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。,J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。,注：任意态，高到低电平跳变，低到高电平跳变，Qn（Qn）现态，Qn+1（Qn+1）次态，不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。,当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。,假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。,该电路主要用于智力竞赛抢答器中。,通常把 Q0、1的状态定为触发器“0”状态；,输,入,输,出,S,R,Q,n+1,Q,n+1,0,1,1,0,1,0,0,1,1,1,Q,n,Q,n,1,1,RS,触发器的功能表,JK,触发器,在输入信号为双端的情况下，,JK,触发器是功能完善、使用灵活和通用性较强的一种触发器。本例采用,4027,B,双,JK,触发器，在,Multisim,环境下的引脚功能如图所示,。,JK,触发器的状态方程为,:,Q,n+1,J,Q,n,k,Q,n,J,和,K,是数据输入端，是触发器状态更新的依据，若,J、K,有两个或两个以上输入端时，组成,“,与,”,的关系。,Q,与 为两个互补输出端。通常把,Q0、1,的状态定为触发器,“,0,”,状态；而把,Q1，0,定为,“,1,”,状态。,JK,触发器引脚排列,上升沿触发,JK,输,入,输,出,S,D,R,D,CP,J,k,Q,n+1,Q,n+1,0,1,1,0,1,0,0,1,0,0,1,1,0,0,Q,n,Q,n,1,1,1,0,1,0,1,1,0,1,0,1,1,1,1,1,Q,n,Q,n,1,1,Q,n,Q,n,注：,任意态，,高到低电平跳变，低到高电平跳变，,Q,n,（,Q,n,）,现态,，,Q,n+1,（,Q,n+1,）,次态,，,不定态,JK,触发器常被用作缓冲存储器，移位寄存器和计数器。,应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA（QA）与QB（QA）相差180。,J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。,基本RS触发器具有置“0”、置“1”和“保持”三种功能。,输 入,注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。,触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。,一旦数据开关(K1K4)有一个闭合，则Q0（Q0）Q3（Q3）中必有一端最先处于高电平“1”状态，,J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。,假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。,当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。,为置“0”端,因为 0（1）时触发器被置“0”,当 1时状态保持；,相应的LED被点亮，指示出第一信号的位数。,相应的LED被点亮，指示出第一信号的位数。,QA、QB 输出波形图,在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。,D,触发器,在输入信号为单端的情况下，,D,触发器用起来最为方便，其状态方程为,Q,n+1,D,n,，,其输出状态的更新发生在,CP,脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前,D,端的状态，,D,触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型,号可供各种用途的需要而选用。如双,D74LS74、,四,D 74LS175、,六,D 74LS174、CD4042,等。,D CD4042,CD4042,引脚排列图,D,触发器功能表,输,入,输,出,S,D,R,D,CP,D,Q,n,1,Q,n,1,0,1,1,0,1,0,0,1,0,0,1,1,1,1,0,1,1,0,0,1,1,1,Q,n,Q,n,J-K,触发器组成的时钟变换电路,J-K,触发器,CC4027,和四2输入端与非门,CC4011,构成的时钟变换电路。将,CC4027,的,J,端(脚)接至端(脚)，,K,端(脚)接至,Q,端(脚)，,CP,端(脚)接与非门,U2A,和门,U2C,的输入端。假设,Q,端初始状态为低电平“,o”,状态，当,CP,脉冲上升沿到达后，,Q,端变为高电平“1”状态，端为低电平“,o”,状态。,CP,脉冲和,Q,端输出经门,U2A,与非后送入反相器门,U2B，,输出一个与,CP,脉冲同步的脉冲。,当第二个,CP,上升沿到达后，,Q,变为低电平,“,o,”,状态，变为高电平,“,1,”,状态。,CP,脉冲和端输出经门,U2C,与非后送入反相器门,U2D，,输出一个与,CP,脉冲同步的脉冲。,应当指出：经转换的双时钟脉冲，其频率为,CP,的二分之一，,Q,A,（QA）,与,Q,B,（QA）,相差180。,Q,A,、Q,B,输出波形图,QA、QB 输出波形图,假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。,输 出,本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。,CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。,本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。,电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由和复位开关产生的信号决定。,CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。,Q与 为两个互补输出端。,通常 称为置“1”端，因为 0（1）时触发器,被置“1”；,CD4042引脚排列图,为置“0”端,因为 0（1）时触发器被置“0”,当 1时状态保持；,为置“0”端,因为 0（1）时触发器被置“0”,当 1时状态保持；,JK触发器的状态方程为:,D,型触发器组成的智力竞赛抢答器,LED,指示看出。该电路主要用于智力竞赛抢答器中。,D,型触发器,CC4042，,双4输入端与非门,CC4012、,四2输入端或非门,CC4001,和六同相缓冲/变换器,CC4010,构成的智力竞赛抢答器。电路工作时，,CC4042,的极性端,EO(POL),处于高电平,“,1,”,，,E1(CP),端电平由和复位开关产生的信号决定。复位开关,K,5,断开时，,CC400l,的脚经上拉电阻接,VCC,由于,K,1,K,4,均为关断状态，,D,0,（DO）D,3,（D3）,均为低电平,“,0,”,状态，所以为高电平,“,1,”,状态，,CP,端为低电平,“,0,”,状态，锁存了前一次工作阶段的,数据。新的工作阶段开始，复位开关,K,5,闭合，,CC4001,的脚接地，,CC4012,的输出端脚也为低电平,“,0,”,状态，所以,E1,端为高电平,“,1,”,状态。以后，,E1,的状态完全由,CC4042,的输出端电平决定。一旦数据开关(,K,1,K,4,),有一个闭合，则,Q,0,（Q0）Q,3,（Q3）,中必有一端最先处于高电平,“,1,”,状态，,相应的,LED,被点亮，指示出第一信号的位数。同时,CC4012,的脚为高电平,”,1,”,状态，迫使,E1,为低电平,“,0,”,状态，在,CP,脉冲下降沿的作用下，第一信号被锁存。电路对以后的信号便不再响应,。,