FPGA设计实验Quartusii实验报告样式.doc

样式一：Quartus II9.0应用及硬件测试实验报告样式
《FPGA设计》实验一：基本组合逻辑电路的设计

一、设计目的（9分）
（举例）1．掌握基本组合逻辑电路的实现方法。
2．初步了解两种基本组合逻辑电路的生成方法。
3．学习测试模块的编写。
４.理解ＦＰＧＡ（主芯片名称）结构特征、掌握ＦＰＧＡ实验开发软件的用法。
５.通过综合和布局布线了解不同层次仿真的物理意义。
二、实验设备：（1分）
安装了Quartus II和Modelsim的PC机，***公司实验箱（开发板），其FPGA芯片为***
三、实验原理或设计思路（10分）
１、实验原理（举例）
二位数据比较器的原理框图如图２.１所示。

图2.1 比较器电路符号
引脚说明：A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。
AGTB：当A>B时，其值为1，否则为0；
AEQB：当A=B时，其值为1，否则为0；
ALTB：当A<B时，其值为1，否则为0；
２、设计思路（举例）
本比较器比较简单，既可以采用行为描述方式，也可采用混合描述方式进行比较器的设计，首先定义比较器的输入、输出端口信号及其数据类型，接着进行比较器的功能描述，其功能描述具有以下特点。
A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。
AGTB：当A>B时，其值为1，否则为0；
AEQB：当A=B时，其值为1，否则为0；
ALTB：当A<B时，其值为1，否则为0；

三、Ｖerilog HDL源代码设计及功能解析（30分）
module MUX41a (A,B,C,D,S0,S1,S2,S3,Y);　　　　　　//模块名称为MUX41a
output Y; //定义Y为输出信号
input A, B, C, D; //定义A,B,C,D为输入信号
input S0,S1,S2,S3;
reg Y; 　　　　　　　　//定义输出端口信号Y为寄存器型变量
always @(A,B,C,S0,S1,S2,S3 )begin //块语句起始
if (S0==0)Y=A; //当S0 ==0成立，即(S0 ==0)=1时，Y=A；
else if (S1==0)Y=B; //当(S1 ==1)为真，则Y=B；
else if (S2==0)Y=C; //当(S2 ==2)为真，则Y=C；
else if (S3==0) Y=D; //当(S3 ==3)为真，即Y=D；
end //块语句结束
endmodule

四、仿真波形及分析（10分）
波形仿真图

由上图可以看出：
（1）当Set=0,Clr=1时，Clk及Clr均无效，触发器置1，此为异步置位；
（2）当Set=1,Clr=0时，Clk及Clr均无效，触发器置0，此为异步清零；
（3）当Set=1,Clr=1时，触发器在Clk上升沿时接收D信号，实现D触发器功能；
（4）Set和Clr两个信号同时为0是不允许的输入信号，Set、Clr的取值应遵守约束条件Set、Clr禁止同时为低电平值。
五、Rtl图（或状态机图）（3分）
本程序的Rtl图如下所示，由图可以看出此Rtl级电路图包含2个Ｄ触发器，1个与门，且其输入输出信号变化规律与仿真波形图完全吻合。
六、引脚适配表（２分）

根据实验室所配置的实验箱接口对照表，本实验采用Cyloone EP1C12Q240C8 FPGA器件，第28脚可绑定全局时钟，第240引脚绑定全局复位按钮，D输入信号可用拨档开关模拟，Q、Qn输出信号可用LED灯显示。
七、实验结果分析（5分）
（略）
八、硬件测试验收（现场打分，共30分）
1、综合和分析成功（10分）
2、下载成功（10分）
3、测试正确（10分）
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