第五、六章 数字集成电路基本模块设计2.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第五章,数字电路设计,教学目的和要求,1、了解数字集成电路设计中的基本概念和基本模块的设计。2、学习数字集成电路设计中的信号传输延迟和改进延迟的常用方法。3、学习基于在系统可编程技术的数字集成电路的逻辑单元阵列法的设计方法。,第五章,数字电路基本模块,第一节 基本概念,1,、标准逻辑电平,（,1,）工作状态：数字电路有两个工作稳定的状态，每个输入和输出都处于两种状态之一。这两种状态通常被分别称为高电平和低电平状态，或者,0,和,1,状态。因为电路的输出一般是电压，所以这两种状态用,V,IH,和,V,IL,两个电压域值表示，且,V,IH,V,IL,。,V,IH,被称为高逻辑阈，,V,IL,被称为低逻辑阈。,（,2,）高、低电平的电压规范（常见）,种类,V,CC,(V),V,IL,(V),V,IH,(V),TTL,5.0,0.8,2.0,ELC,-5.2,-1.5,-1.1,MOS,无标准,2,、逻辑扇出特性,定义电路与之连接的全同反相器负载的数目为电路的扇出。电路能驱动最多的全同反相器的数目，称为最大扇出数。,3,、数字逻辑分析,基本电子电路提供或非（,NOR,）、,与非（,NAND,）。,4,、,4:1,反相器尺寸设计规则,基本,NMOS,反相器的电路如下图：,为使反相器转移特性曲线具有好的对称性种好的噪声容限，上、下两晶体管的几何尺寸比,的比例是一个优化值，常称为反相器的,4:1,规则。,一、,NMOS,或非和与非逻辑电路,1,、基本,NMOS,或非逻辑电路,（,2,）工作原理：,（1）电路,第二节 数字集成电路基本模块,2,、器件尺寸设计：,一般来说，如果参考反相器的尺寸规则为,k,：,1,，（,在此,k=4,），（,则后面将要讨论的）,N,输入或非门的尺寸规则也应当是,k,：,1,。,2,、基本,NMOS,与非逻辑电路,（,1,）基本表示：,（,2,）工作原理：,（,3,）器件尺寸,参考反相器的尺寸规则为,k,：,1,，（,在此,k=4,），,则,N,个输入的与非门的尺寸规则应当是,Nk,：,1,。,3、多输入与非和或非逻辑电路,（,1,）受输入或非门得到广泛应用，其器件尺寸，遵循,k,：,1,尺寸设计规则，那么它的,V,H,和,V,L,电平值与以此比例设计的参考反相器相同。,（,2,）多输入与非门，由于器件尺寸为，这样做是为了保证足够低的低电平，但此尺寸比例的增加导致面积增加，开关速度降低。,二、互补,MOS,反相器,互补,MOS,或称,CMOS,是目前广泛应用的集成电路实现工艺。,1,、基本,CMOS,反相器,（1）,电路图,2,、,CMOS,反相器逻辑电平,CMOS,反相器的优点,：,（,1,）完全消除了,CMOS,逻辑电路中的静态功率损耗，因为在稳定状态没有电流从电压输入端通过反相器流通到地。,（,2,）可使最大逻辑电压摆幅等于电源电源,V,DD,。,(3)为,无比率逻辑器件,:,从逻辑电平的观点来说，是指电路稳定以后的输出电压，与上拉和下拉晶体管的尺寸比例没有关系。,(4),为对称输出驱动,:,利用尺寸设计使源或阱负载电流近似相等,这被称为对称输出驱动,。,3、,CMOS,反相门器件的尺寸设计,由于,n,沟道晶体管的跨导,K,N,大约是,p,沟道晶体管跨道,K,P,的2.5倍，为实现对称输出驱动，取,三、,CMOS,逻辑门,1,、,CMOS,或非逻辑门,（,1,）电路：,（,2,）工作原理：,（,3,）输出驱动特性：,针对或非门二个输入端，考虑其输出驱动特性有两种办法：,1,）将串联晶体管,M3,和,M4,管的尺寸设计成参考反相器有效上拉阻抗之一半，这样在最坏情况下，其驱动能力能与参考反相器一样好。,2,）为了节约硅片面积，不论是上拉亦或下拉晶体管往往都采用最小尺寸，结果便得到非对称输出驱动。,2,、,CMOS,与非逻辑门,（,1,）电路：,（,2,）工作原理：,（,3,）输出驱动特性：,在与非门电路中，接地的串联通路使用的是,n,沟道晶体管，而接,V,DD,的并联通路用了,p,沟晶体管。根据最小尺寸晶体管的原则以及,n,沟道器件的跨导优于,p,沟道器件，两个,n,沟道晶体管的串联到地的阻抗与一个接,V,DD,的,p,沟道上拉通路的阻抗大致相同。,3,、多输入端,CMOS,逻辑门,（,1,）电路构成,（2）缺点限制：,晶体体数量增加较快,晶体管的尺寸设计就会很困难。,限制了它们在,VLSI,电路中的应用。,四、传输门,串联连接的,用于允许信号通过或禁止信号通过,MOS,晶体管被称为传送晶体管或传输门，它能在门极控制下传送或传输信号。,1,、,NMOS,传送晶体管,（,1,）电路：,（,2,）工作原理,V,G,=V,S,（,3,）传送晶体管用作逻辑开关的,优点,从集成电路版图设计考虑，传送晶体管用作逻辑开关具有如下优点：,a.,传送晶体管只由一个晶体管组成，它需要占用的,面积,比一个逻辑门要,小,。,b.,传送晶体管是一个三端器件，而反相器在计入电源端和接地端是一个四端器件，从集成电路版图设计的角度来讲，要求,内部连线,尽可能,少,是至关重要的。,c.,为了进一步减小版图面积，在许多应用中，传送晶体管,可设计成最小尺寸器件,。,d.,传送晶体管,不要求直流电源,，也是一大优点。,（,4,）传送晶体管的应用,（,5,）几个传送晶体管串联使用的问题,第一个问题是由设计时对信号传输延迟的限制引起的。,当串联的传送晶体管数目为,N,时，总延迟时间应与,N,2,RC,成正比。,解决办法：当有很长的一串传送晶体管串联时，通常是,把每四个晶体管视为一组，组与组之间加一个反相器把它们相互隔开。,第二个问题是降低输出的有效高电平。,如果把传送晶体管级联成如图形式，则最后一个源极的输出电压,V,0,是：,V0V,CC,-NV,TN,以致于它不能成为可靠的逻辑高电平。,2,、,CMOS,传输门,（,1,）电路,（,2,）工作原理,（,3,）缺点：,CMOS,传输门的两个晶体管以及内部连线所占用的硅版图面积过大，成本太高，以致于与相应的,NMOS,传送晶体管相比，,CMOS,传输门用的较少。,第三节,信号传输延迟,一、影响信号延迟的因素,1,、数字电路的,延迟主要,由两部分,组成,：,门延迟,和,互连线延迟,。,2,、,门延迟,：信号从逻辑门的输入传送到同一门的输出所需的时间,，是决定诸如,TTL,类和,NMOS,类的逻辑能力的最重要参数。,3,、,互连线的延迟,：集成电路,内部门到门,的连接线延迟，数字系统内部的集成电路的,封装连接,延迟，印制,线路板连接,以及,底板背面正面的连接,造成的延迟。,二、逻辑门信号传输延迟特性（一）,（带动的负载是单一的完全相同的逻辑门而且其内部互连最短。）,1,、有比率逻辑电路模型,（,1,）信号传输延迟,含义：,（,2,）信号传输延迟的估计,两个全同反相器,估计延迟的,RC,反相器模型,a),计算第一反相器输出电阻：,按照前叙的反相器,4,：,1,的尺寸规则，,R,2,=4R,1,为评价延迟，,设,b),一个反相器后面接同样的反相器作为负载时，从高,低和低,高的转换时间。,其中:,R,2,4R,1,8R,SS,信号从高,低（从,90%10%,的跃变需要,2.2,倍时间常数）的延迟，可近似表示为：,而输出从低高的跃变时间近拟为,t,HL,2R,1,C,G,t,HL,2R,2,C,G,2,4R,1,C,G,=4t,HL,3,、与工艺有关的特征时间常数,用这个时间常数可以比较不同工艺过程制造的电路的延迟特性，它定义为：,的值只取决于某工艺过程的几何参数和电参数，与具体的电路实现无关，可用,来表征最小尺寸反相器的,t,HL,和,t,LH,，,即：,4,、反相器对的延迟,1,）反相器对延迟估计,k,为反相器上、下拉晶体管的沟道长宽比之比。,2,）分析说明：,（,3,）相同反相器级联的延迟,平均单级延迟为：,N,级级联的总延迟：,5,、超缓冲器,（,1,）超缓冲器作用：,有比率逻辑电路的非对称性输出延迟对于高容量总线，或者必须驱动的第二级电路有很多个输入时的场合是特别不适用的,上拉性能差会严重限制系统的速度。为解决这个问题的一个办法是采用超缓冲器。,（,2,）电路形式：,（,a,）,为无反相超缓冲器,（,b,）,反相超缓冲器,（,3,）原理,（,4,）延迟估计：,当输出由低,高跃变时，超缓冲器的有源上拉晶体管的等效电阻是标准反相器上拉器件等效电阻的一半。所有此处,t,LH,=1/2 T,LH,=2t,HL,超缓冲器输出级（具有标准的上拉,/,下拉比率时）的等效反相器对的延迟变成:,而普通标准反相器,对的迟延为：,t,ipd,=5t,HL,。,6,、,NMOS,与非和或非电路的延迟,两个级联的与非门的延迟时间将大于或非门的,t,ipd,为,2,t,ipd,。,其原因：,（,1,）由于与非门的上,/,下拉晶体管尺寸比例为,8,：,1,使上拉电阻较高。,（,2,）与非门是两个下拉晶体管串联的，使上拉与下拉通道的电阻都加倍。,另外多输入端或非门的延迟与二输入端或非门的延迟相同，所以多输入端,NMOS,或非门得到了广泛应用，而输入端多于两个的,NMOS,与非门则很少见。,7,、增强型与耗尽型负载比较,负载是耗尽型晶体管，则在,V,0,接近,V,DD,时，其等效阻抗趋于一个比线性电阻还小很多的值。,因此，从信号上升时间的观点来看，用耗尽型晶体管作负载比线性电阻和增强型晶体管都好。,由于输出信号下降时间几乎不依赖于上拉器件的类型，所以实际上所有现代的,MOS,有比率逻辑电路在设计时都选用耗尽型上拉器件，以减小整个门的延迟时间。,8,、,CMOS,逻辑电路的延迟,（,1,）,CMOS,反相器驱动相同反相器的电路,逻辑图:,电路图,:,（,2,）与,NMOS,比较，,CMOS,反相器特点,a),第一个,CMOS,反相器的输出必须驱动两个晶体管的栅极,这两个栅极的电容使逻辑信号值的跃变过程变慢。,b）CMOS,反相器为对称驱动，上拉与下拉通路的阻抗等值：所以有,（,3,）,CMOS,反相器的延迟,9,、互连特性：,（,1,）互连特性：在集成电路的芯片上，一个门的输出连接到另一个门的输入时形成互连电容和互连电阻。在芯片的金属层、多晶硅层、扩散层单层上或某几层之间都可能有这种互连。,（,2,）判断最小尺寸数字电路的互连线延迟的经验定则：,a),假设单位面积的平均互连电容是,C,OX,的,1/10,。,b),假设互连线占用的面积是栅极面积的,10,倍。,根据这两条假设，把每一个被驱动的门的有效电容加倍，就可以建立互连效应的模型。,三、逻辑门信号传输特性（二）,（逻辑门驱动由大的扇出数、内部互连和芯片外部连接等造成的较大容性负载。）,1,、容性负载传输延迟,造成了逻辑门输出端的容性负载因素是,：,后级门的输入、互连线或总线、焊接区和外部负载。,假设由这些因素产生的逻辑门输出节点的总容性负载为,G,T,，,那么传输延迟时间常数可近似表示为：,式中,R,T,是充电或放电的等效电阻。,延迟：若,C,T,由参考反相器驱动，而参考反相器下拉通道电阻为,R,T,，,栅电容为,C,G,，,t,apd,为某类逻辑电路的平均传输延迟，那么平均传输延迟为：,用,NMOS,参考反相器延迟与工艺有关的特征时间常数,p,表示上式：,式中，,k,是反向器上,/,下拉器件尺寸比例因子。,2、,信号沿某一路径传输的延迟,信号在电路中的延迟包括：门延迟和连线延迟。,（1）门延迟,扇出数为,f,的单级门的平均延迟,沿某一均匀通道传输时的延迟,单节点：互连线的电容为,C,I,，C,G,为参考反相器的输入电容，定义,（2）互连线电容的延迟,则：,（,3,）信号沿某一路径传输的延迟,a),单节点互连、单级门的总平均传输延迟,b),一个信号通过,N,级门某一路径传输延迟,3,、增大上,/,下拉两个晶体管宽度后的延迟,把驱动反相器上,/,下拉两个晶体管宽度都增大,倍.,（1）反相器输入电容为,C,G,，,单个反相器的等效传输延迟为：,（,2,）采用参考反相器尺寸比例,k,，,第,i,级门的输出驱动能力为参考反相器的,i,倍，经过,N,级门后的信号传输延迟为：,4,、对估计的评价,（,1,）这种近似估计可能误差为,50%,或更大。,（,2,）该估计的好处：,第一，用来评价电路工作速度；,第二，用来确定一个需要进行细微分析并尽可能改善其性能的最佳通道。,（二）提高驱动能力的方法,1,、离散式驱动器一种提高驱动大容性负载能力的方法,1,）例：假设一个最小尺寸反相器驱动另外几个最小尺寸反相器，试分别估计驱动反相器的延迟。（从输入信号,V,i,到到信号,V,C,间的延迟）,一个反相器直接驱动10个反相器；,一个反相器驱动另外两个最小尺寸反相器，这两个反相器又分别驱动5个反相器（如图）。,忽略互连线电容和逻辑信号的倒相过程。,解：设最小尺寸反相器上,/,下拉晶体管尺寸比例,k=4,，,驱动单级最小尺寸反相器的平均单级延迟为：,t,apd,。,1,）,直接驱动,10,个相同反相器的总延迟为,10,t,apd,。,2,）分两级驱动：,第一级驱动单个反相器的,2,倍，即,2,t,apd,。,第二级驱动单个反相器的,5,倍，即,5,t,apd,。,所以输入到输出的延迟为,7,t,apd,。,2,、驱动芯片外负载,常见的片外负载电容的典型数据：,负载,C,T,C,T,/C,G,4mm,4.5,m,金属总线,0.450,PF 71,标准输出压焊区,0.250PF 40,（,100,m,100,m,）,示波器探头,10.0,PF 1587,存储器芯片地址引线,5.0,PF 794,这些都为单个的集中式大电容负载，上述方法不适用。,此外，当信号输出时，还需要与其他类型的逻辑电路的逻辑电平相兼容。,驱动芯片外负载方法为：,一是增大驱动晶体管宽度，以提高输出电流；,二是改变输出晶体管上,/,下拉器件尺寸因子,k,，,以便与外部逻辑电压相匹配。,3,、级联驱动器增大驱动芯片外负载能力的一种方法。,设每个反相器都按,4,：,1,尺寸规则设计，而且每一级的驱动能力是前一级的,倍。,（1）电路：,直接驱动这一负载时的平均传输延迟,：,对级联驱动，定义：,n,为驱动级数，上式又可表示为：,（,2,）几何尺寸设计：,第,k,级的沟道宽度和长度由下式确定：,式中：器件的尺寸,W,dk,和,L,dk,对应于该级联中第,k,级反相器的下拉晶体管，,W,uk,和,L,uk,对应于上拉晶体管。,（,3,）延迟估计：,a),第,k,级的电容负载,C,LK,，,其平均传输延迟为,t,apd,.,b),整个级联结构的总延迟（不考虑连线延迟）,c)n,、,的优化值,设,r,为直接驱动式电路的传输延迟与几何式级联结构传输延迟的比值，则：,确定,n,和,使,r,最小，进而使驱动负载时的传输延迟最小。,将,代入上式得,要使,r,最小，,=e,。,又由,可确定,n,。,（,4,）说明：,a),级联数目为奇数，则输出信号反相。,b),n,值大，尽管速度提高显著，但占用硅片面积增大。,c),对高速数字电路需要压焊点驱动器。所谓压焊点驱动器就是一些反相器的级联，这些反相器的尺寸设计是按照以几何关系增大驱动能力的原则进行的，目的是减小延迟,。,一、功率损耗,1、NMOS,电路功率损耗：,由静态功耗和动态功耗两部分组成，当逻辑信号的平均变化速率低于,10,MH,Z,时，以静态功耗为主，对于更高频率的信号，则动态功耗为主要因素,。,第四节 功率损耗与噪声,3,、,CMOS,功率损耗：,分三类：（,1,）静态功耗：电路处于静止状态时，由于总有一个晶体管截止，所以从电源到地的直流通路不通，静态功耗很小，可不考虑。,（,2,）直流开关功率：发生在跃变过程中两个晶体管瞬间导通时的功耗。一般低于总功耗,10%,。,（,3,）交流开关功率损失：对容性负载充电或放电时的功率损耗，是,CMOS,数字电路的主要功率损耗。,充放电一周期平均功率损耗：,P=CV,2,f,（,4,）按比例缩小原则减小器件尺寸是降低功耗和提高工作速度的重要措施。,二、数字逻辑电路中的噪声,1,、数字逻辑电路中的噪声来源,（,1,）噪声：集成电路中的电噪声表现为对正常信号电压的不希望有的干扰。,（,2,）主要来源：,噪声干扰可能来自外部环境和电路内部。,数字集成电路中的内部噪声主要来自两个方面：,a),电路到电源或到地的公众电阻通道的阻性噪声。,b),其它信号通道通过相互之间引起较大的电容。,2,、噪声容限,对逻辑电容电压转移特性中的几个电压定义,：,（,1,）,V,IL,：,保证逻辑低状态时能够可靠识别的最高输入电压;,（2）,V,IH,：,保证逻辑高状态时能够可靠识别的最低输入电压;,（3）,V,IL,V,i,V,IH,时，在噪声干扰下，电路不能可靠认别其逻辑状态的高、低;,（,4,）,V,OL,：,本级输出的额定逻辑低电压;,（5）,V,OH,：,本级输出的额定逻辑高电压;,（6）低电平噪声容限定义为：,NM,L,=V,IL,-V,OL,;,（,7,）高电平噪声容限定义为：,NM,H,=V,OH,-V,IH,;,NM,H,和,NM,L,表示允许反相器可靠地运行时，反相器输入端能够承受的最大的噪声电压。,第五节 数字集在电路设计,逻辑单元阵列法设计数字集成电路,一、基本概念,1、基本概念：,（1）,概念,：,逻辑单元阵列法,，,通常又称为现场可编程门阵列法,。,指设计人员从市场购得完成了全部制造工艺，不具有任何逻辑功能的芯片（现场可编程器件），借助现场可编程门阵列（,FPGA）,开发系统工具，对器件内可编程连点和开关矩阵编程，实现所设计逻辑功能的集成电路设计方法。,这种集成电路设计方法的,三要素,是：,现场可编程器件,，支持,FPGA,开发系统工作的,计算机,软硬件系统，,FPGA,开发系统工具,软件。,（2）现场可编程器件,现场可编程门阵列（,FPGA）：,其内部是由,3个主要部分,所构成：,内核为,排列成阵列的,可配置逻辑功能块,CLB,；,四周为输入/输出功能块,IOB,；,通道形成的内连区,，用来产生,CLB,和,IOB,之间所希望的内连。,（3）,FPGA,开发系统,一般要具备下列,主要功能,：,设计的输入编辑，对设计描述的逻辑编译,。,逻辑化简、逻辑分割、逻辑综合及优化、逻辑仿真,，直到,对,于特定,目标芯片的适配编译,、,逻辑映射,和,编程下载,等。,（4）计算机系统,PC486,以上，100,MB,硬盘，32,MB,内存。,MSWindows3.2,以上版本或,MSDOS 5.0,以上版本。,2、现场可编程门阵列集成电路设计方法,特点,（1）研发周期短,（2）成本低,（3）设计灵活,（4）可亲身实现,二、现场可编程技术（在系统可编程技术）,1、,设计方法,介绍,在现场可编程技术设计方法，一般,分为：经典设计方法,、,试凑法,和利用,硬件描述,语言设计,法,。,（1）经典设计方法：是从设计总体任务开始，详细了解所设计问题，,确定,系统的,设计方案,并画出框图，确定数字系统的,逻辑功能,，画出描述数字系统,工作,过程的,流程图或状态图,，设计,描述,硬件电路的,逻辑方程。,特点：思路清晰，概念明确，费力费间,。,（2）试凑法的定义：设计者根据自己的实践经验，用一些,逻辑功能器件,，电路,试凑成,一个小型的,数字系统,，以满足设计任务的要求。,ISP,技术设计中的试凑法与上所述的设计方法不同的是，利用硬件描述语言,描述,该集成电路,逻辑功能,而设计的,模块或宏单元,。,特点：学习承上启下，要求设计者有丰富经验,。,三、设计举例,（3）利用硬件描述语言提供的丰富的语言结构的设计方法：是,利用,VHDL,语言或,ABELHDL,语言,等,在较高的层次进行设计,，从高层次向低层次的转化,由综合工具自动完成,。,特点：使设计问题软件化，简单、高设计效率。,第六章,集成电路设计的,CAD,教学目的和要求,：,1,、理解集成电路设计,CAD,的基本概念。,2,、了解当前集成电路设计过程中的主要阶段的有代表性的软件。,第一节,集成电路设计,CAD,的基本概念,一、,VLSI,的,CAD,工具的分类,1,、,综合设计工具,：帮助设计者完成各级的设计，例如：系统综合、逻辑综合、版图布局布线、模块自动生成等。,2,、,模拟验证工具,：帮助设计者验证设计是否正确，包括逻辑模拟、电路模拟、时域模拟、设计规则与电学规则检查、版图与电路一致性检查、版图参数提取等。,3,、,设计输入和数据管理工具,：帮助设计者输入设计对象、设计要求和管理设计数据，例如：硬件描述与编译、逻辑图与版图的输入编辑、,CAD,数据库等。,二、,CAD,的基本概念,1,、综合：,（,1,）系统综合，也称行为级综合：将系统的行为各个组成部分的功能及其输入和输出用硬件描述语言加以描述，然后由计算机自动综合成，以寄存器为基本单元在此定义的寄存器包括：寄存器（单一的触发器是一位寄存器）、移位寄存器、计数器、存储器、运算器等，描述信息在寄存器之器传递和处理的，寄存器传输级的结构描述。,（,2,）逻辑综合：是指给定的逻辑功能和性能要求，由计算机自动确定出一定逻辑单元组成的逻辑结构的过程。,2,、模拟验证,（,1,）逻辑模拟：是指通过逻辑图输入或直接用硬件描述语言将所设计的电路输入到计算机中，用软件方法形成硬件模型，然后给定输入激励波形，利用该模型计算出各节点和输出端的波形，由设计者判断其正确性。,逻辑模拟的主要作用是验证逻辑关系和时序关系的正确性。,（,2,）电路模拟：指根据电路的拓朴结构和元件参数将需要分析的电路问题转化成适当的数学方程并求解，根据计算结果检验电路设计的正确性。,（,3,）版图检查也验证：,（,4,）器件模拟：,（,5,）工艺模拟：,3、计算机辅助测试（,CAT）,技术,把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。,集成电路测试是集成电路设计和生产的一道重要工序。,第二节,几种常见软件的简介,一、硬件描述语言,硬件描述语言,（,Hardware Description Language,HDL,）,是用来描述硬件电路的功能、信号连接关系及定时关系的语言。,是设计者和,EDA,工具的界面，设计者通过,HDL,描述自己的设计对象。,1,、,ABEL,硬件描述语言：它允许设计者以逻辑图、表达式、状态图以及真值表等方式描述逻辑设计,2,、,VHDL,（,Very High Speed Integrated Circuit Hardware Description Language,）,硬件描述语言。,VHDL,有以下主要优点：,（,1,）功能强大，描述力强，可用于门级、电路级甚至系统级的描述、仿真和设计。,（,2,）可移植性好，对于设计和仿真工具采用相同描述，对于不同的平台也采用相同的描述。,（,3,）研制周期短，成本低。,（,4,）可以延长设计的生命周期。,二、电路模拟软件（微机版,Pspice,）,十大优点：,1,、是,PC,机中最强大、最精确、集成度最高和最耐用的工业标准工具。,2,、精确的数字,/,模拟混合仿真。,3、一切仿真均在原理图窗口下进行。,4、独特的,FPGA,和数/模混合设计能力。,5、优化设计。,6、支持模拟行为模型。,7,、具有精确的模型库。,8、容易建立客户器件模型。,9、支持先进的半导体工艺。,10、仿真结果的扩展分析。,三、现场可编程器件开发系统,1,、,ISP,Synario,System,软件包：,特点是：,（1）,ISP System,的混合式设计输入模式允许在同一器件的设计中，同时采用原理图、高级语言（,ABEL,硬件描述语言）、真值表和状态机输入方式，从而使设计输入十分灵活简便。,（2）,LATTCEE,的,PDS+,Synario,适配软件与,Synario,紧密结合，具有了多层次逻辑综合、自动逻辑分割与自动器件映射，自动完成布局与布线并生成编程所需的熔丝图文件，还能针对性能和器件利用率进行设计优化。,（3）,ISP Daisy Download,菊花链烧写软件，则用来进行器件烧写，它可同时对一块电路板上的多个,ISP,器件进行编程。,