半导体工艺流程(讲课用).ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,一,.,半导体相关知识,二,.,半导体前工序介绍,三,.,半导体后工序介绍,1,1.,半导体相关知识,1.,集成时代的开始,从晶体管的发明到,大规模集成电路的广泛使用,经过了六十年发展,晶体管（,1947,年）,大规模集成电路（,ULSI,）,大于,1KK,百万以上,2,2000,随着,IC,规模的增大，管芯面积也急速增大，迫使要采用大直径硅片，以提高产能。,84,年以前使用,1,寸,2,寸,90,年,4,寸,目前使用,8,英寸（,200mm,）、,12,英寸,(300mm),转变。,现在,6,寸也没有完全普及,1992,1987,1981,1975,1965,50mm 100mm 125mm 150mm 200mm 300mm,2,4,5,6,8,12,在国内也不是很普及。,2.,硅片尺寸的演化,3,不同尺寸的硅片,从开始生产,到生产高峰,再到逐步淘汰的生命周期,100mm 10,年,1975,年,1984,年,20,年,150mm,在美国已经淘汰,1983,年,1997,年,2003,年,200mm 30,年,1987,年,2007,年,2017,年,300mm 40,年,1995,年,2035,年？,9,年,14,年,20,年？,20,年,40,年,4,单晶通常采用两种制作方法：,直拉法（,Czochralski,法）,在真空腔室内，把多晶硅放在石英坩埚中 加热到,1500,用,0.5cmX10cm,的籽晶体，逆时针旋转提拉。可制成,8,寸、,1-2M,的晶棒。,可提纯到,99.999999999%,纯度,区熔法,此种方法可以生长,极高纯度,的硅单晶。,但区熔生长的缺点是很难引入浓度均匀的掺杂。,5,多晶硅的提炼,拉单晶棒,切片,磨片倒角,刻蚀,研磨、抛光,清洗,检查,3.,硅片（,Wafer,）的形成过程,6,在使用硅材料之前用过锗做为衬底,Si Ge,锗 是四族元素,硅,14=,2-8-4 ,锗,32=,2-8-18-4,？,选择硅作为半导体的主要材料主要依据以下四个理由：,1.,硅的丰裕度,硅是地球上第二丰富的元素，占到地壳成分的,25%,2.,硅有更高的,溶化温度,允许更宽的,工艺容限,硅熔点：,1412C,锗熔点：,937C,3.,更宽的工作温度范围,4.,二氧化硅的自然生成,硅可以提纯到半导体制造所需要的足够高的纯度,并且消耗更低的成本,另一个原因是，硅可容易形成,SiO,2,，而,SiO,2,是高质量,稳定的绝缘材料，可以在生产工艺中起到介质的作用,7,硅是,4,价元素 价层价电子为,4,个,掺入,V,族元素,-,磷,P,、砷,As,、锑,Sb,价层中价电子为,5,个与硅原子结合多出,1,个价电子,成为导电电子，带负电，形成,N,型硅：,掺入,III,族元素,-,硼,B,、镓,Ga,价层中价电子为,3,个而与硅原子结合后少一个价电子产生一个空穴，带负电，形成,P,型硅：,PN,结：,N,P,-,-,-,-,-,-,+,+,+,+,+,+,8,9,半导体（硅）的导电类型和费米能力,10,4.,半导体趋势,集成电路的设计和制造技术的快速发展，导致也促,进了半导体生产制造新设备和新工艺的不断引入。,每隔,18,到,24,个月,，半导体产业就引进,新的制造技术,。,硅片制造技术的改变受到用户需求的驱使。用户要,求更快、更可靠和更低成本的芯片。要达到这些要求，芯,片制造商需要在一个硅片上缩小管芯尺寸、提高芯片速,度、减少功耗。,最大限度地提高芯片性能,提高芯片可靠性,追求降低芯片成本,11,特征尺寸的过去与将来的技术节点,1988 1992 1995 1997 1999 2001 2002 2005,CD(,m,)1.0 0.5 0.35 0.25 0.18 0.15 0.13 0.10,接触孔,线宽,间距,关键尺寸,4.1,提高芯片性能和集成度,4.1.1,关键尺寸（,CD,）,1,毫米,(mm)=1 000,微米,(m),1,微米,(m)=1000,纳米,(nm),现在已经进入,纳米时代,12,4.1.2,每块芯片上的元件数,减小一块芯片上的特征尺寸使得可以在硅片上制作更多的元件。对于微处理器，芯片表面的晶体管数可以说明通过减小,CD,来增加芯片的集成度。由于芯片上的晶体管数量连年极具增加，芯片性能也提高。,200,1400,1200,1000,800,600,400,1600,1997 1999 2001 2003 2006 2009 2012,年度,微处理器上的总的晶体管数，以百万为单位,总的晶体管,/,芯片增长,40,13,4.1.3,摩尔定律,1964,年，戈登摩尔,半导体产业先驱者和英特尔公司的创始人。,预言在一块芯片上的晶体管数量大约每隔一年翻一番。,这就是业界著名的摩尔定律（后来在,1975,年被修正为预言没,18,个月翻一番）。摩尔定律在微处理器的发展上（晶体管数），是惊人的准确。,1975 1980 1985 1990 1995 2000,500,25,1.0,0.1,.01,100M,10M,1M,100K,10K,晶,体,管,年度,每秒百万条指令,关于微处理器的摩尔定律,4004,80486,8086,80386,80286,8080,Pentium Pro,本腾,14,4.1.4,功耗,芯片性能的另一方面是在器件工作过程中的功耗。随着器件的微型化，功耗也相应减小。这已成为便携式电子产品市场增长的一个关键性能参数。,10,8,6,4,2,0,1997 1999 2001 2003 2006 2009 2012,年度,每个集成电路芯片上的功耗降低,15,4.1.5,提高芯片可靠性,芯片可靠性致力于趋于芯片寿命的功能的能力。技术上的进步已经提高了芯片产品的可靠性。,1972 1976 1980 1984 1988 1992 1996 2000,年度,700,600,500,400,300,200,100,0,长期,失效,目标,以百分之几为单位,芯片可靠性提高,16,4.1.6,降低芯片价格,半导体微芯片的价格一直持续下降。到,1996,年之前的近,50,年中，半导体芯片的价格以,一亿倍,的情况下降。,10,10,1,10,10,10,10,10,4,2,-2,-4,-6,-8,-10,1930 1940 1950 1960 1970 1980 1990 2000,年度,半导体芯片价格降低,相对值,真空管,半导体器件,器件尺寸,价格,10,美元,=1,晶体管,10,美元,=IG U,盘,IG U,盘,=,？管子,标准管,微型管,双极晶体管,集成电路,MSI,LSI,VLSI,ULSI,17,5.,电子时代的划分,20,世纪,50,年代：晶体管技术,20,世纪,60,年代：工艺技术,20,世纪,70,年代：竞争,20,世纪,80,年代：自动化,20,世纪,90,年代：批量生产,21,世纪：器件进入规模时代和智能时代,18,半导体制造分为,前道工序（,Front End,）制程,晶圆处理制程（,Wafer Fabrication,；,简称,Wafer Fab,）,管芯中测（,Wafer Probe,）；,中测直流参数测试,“在整个加工过程中每一步都含各种测试”,后道工序（,Back End,）制程,封装（,Packaging,）,成测（,Initial Test and Final Test,）,成测交、直流参数测试,19,半导体制造过程,前段（,Front End,）制程,-,前工序,20,半导体制造对环境的要求,主要污染源：灰尘颗粒、重金属离子、,有机物残留物和钠离子等轻金属离子。,超净间：洁净等级主要由,灰尘颗粒数,/m,3,0.1,m 0.2,m 0.3,m 0.5,m 5.0,m,1,级,35 7.5 3 1 NA,10,级,350 75 30 10 NA,100,级,NA 750,300,100 NA,1000,级,NA NA NA 1000 7,21,一、工艺处理制程,目前生产工艺的难点不在于我们不知道怎样做，而是在,于由于受到设备限制使我们无法完成想要做的工艺,半导体制作主要是在硅片上制作电子器件（晶体管、电容、逻辑闸等）以达到一定的逻辑功能。在上述各道工艺中技术最复杂且资金投入最多的就是微处理器,Microprocessor,），所需工序多达数百道，加工设备也先进、昂贵，甚至上千万一台。净化厂房对温度、湿度与尘埃含量均需严格控制。,虽然生产工艺随着产品种类与所使用的技术有关；但基本工艺步骤通常是：,硅片,-,清洗,(Cleaning),氧化,(Oxidation),沉淀,光刻,蚀刻,离子注入等多次重复的工序进行。在硅片上制作晶体管、二极管、电阻，完成带有逻辑功能的集成电路的加工与制作。,22,二、中测,生产过程中经常要对各种样片（陪片）进行测试。,经过,Wafer Fab,制程后，硅片上形成数千上万个电路，一般称之为管芯或晶粒,(Die),。在一般情形下，同一片硅片上制作相同的器件，但是也有可能在同一片晶圆上制作不同规格的产品。,制作完成的硅片必须使用探针台对所有管芯进行,100%,的直流参数测试，以测试其电气特性。不合格管芯将会被打上记号,(Ink Dot,），可以用磁性墨水，最后经过划片分离后吸走。此程序即称之为晶圆测试制程（,Wafer Probe,）。然后将管芯分割成独立的管芯去做最后的封装。,23,三、,IC,封装制程,IC,封装制程（,Packaging,）：,无论采用,塑封,还是,瓷封,或,金属管壳,封装都,是为了制作电路的保护层，避免电路受到机械,性划伤或高温破坏。也有不做封装就使用的。,从环境、用途、成本考虑。,用户市场的需求,24,四,.,半导体制造工艺分类,PMOS,型,双极型,MOS,型,CMOS,型,NMOS,型,BiCMOS,饱和型,非饱和型,TTL,IIL,ECL/CML,25,一 双极型工艺：,A,在每个器件间要做隔离区（,PN,结隔离、全介质隔离及,PN,结、介质混合隔离）,ECL,（非饱和型）（不掺金）、,TTL/DTL,（饱和型）、,STTL,（饱和型）,B,在元器件间自然隔离,IIL,（饱和型）,26,二,MOS IC,工艺：,是根据栅工艺分类,A,铝栅工艺,B,硅栅工艺,其他分类,1,、（根据沟道）,PMOS,、,NMOS,、,CMOS,2,、（根据负载元件）,E/R,、,E/E,、,E/D,27,双极型集成电路 和,MOS,集成电路优缺点,双极型集成电路,中等速度、驱动能力强、模拟精度高、,但功耗比较大,ECL,驱动电流更大,CMOS,集成电路,静态功耗低、电源电压范围宽、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与,TTL,电路兼容。,但电流驱动能力低,查参数手册可以对比,28,Bi-CMOS,工艺：,是一种双极和,CMOS,兼容工艺。主要用于静态随,机存储器、高速电路和数模混合电路的设计。,采用两种工艺的目的主要是充分利用两种工艺各,自的特点，,BiCMOS,工艺技术对于不同的电路设计方法具有极,强的适应性,29,30,典型的,PN,结隔离的掺金,T T L,电路工艺流程,硅平面工艺主要由氧化,扩散,掺杂三个工艺组成,一次氧化,衬底制备,隐埋层扩散,外延淀积,热氧化,隔离光刻,隔离扩散,再氧化,基区扩散,再分布及氧化,发射区光刻,背面掺金,发射区扩散,反刻铝,接触孔光刻,铝淀积,隐埋层光刻,基区光刻,再分布及氧化,铝合金,淀积钝化层,中测,压焊块光刻,31,晶体管横向刨面图,C,B,E,N,P,PNP,P+,P+,P,P,请大家注意后面的,P,和,磷（,P,）是不同的！,硼,B=P,磷,P=N,32,晶体管纵向刨面图,C,B,E,N,P,C,B,E,N,P,N+,p+,NPN,PNP,33,NPN,晶体管刨面图,AL,SiO,2,B,P,P+,P-SUB P,型衬底,N+,磷扩散,E,C,N+-BL,N-epi N,外延层,P+,隔离,P,硼扩散,N,型埋层,34,光刻工艺简介：,光刻的本质是把,临时电路结构,复制到以后要进行,刻蚀和离子注入的硅片上。,首先制作铬版掩膜版。,采用光刻胶,-,聚合可溶解物,负性光刻胶,-,曝光后变得不可溶解，并硬化,正性光刻胶,-,曝光后变得在显影液中可软化并溶解,光刻工艺分八个步骤：,制作氧化层,旋转涂胶,前烘,90-100,30,秒,对准曝光,曝光后烘烤,100-110,显影,坚膜烘烤,120-140,显影检查,35,第一次光刻,N+,埋层扩散孔,1,。减小集电极串联电阻,2,。减小寄生,PNP,管的影响,SiO,2,P-SUB,N+-BL,要求：,1.,杂质固浓度大,2.,高温时在,Si,中的扩散系数小，,以减小上推,3.,与衬底晶格匹配好，以减小应力,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,-,清洗,N+,扩散,(P),36,外延层淀积,1.VPE,（,Vaporous phase epitaxy),气相外延生长硅,SiCl,4,+H,2,Si+HCl,2.,氧化,TepiXjc+Xmc+TBL-up+tepi-ox,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,N,型外延层,N,型埋层衬底,37,第二次光刻,P+,隔离硼,扩散孔,在衬底上形成孤立的外延层岛,实现元件的隔离,.,硼扩散,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,N-epi,P+,P+,P+,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,-,清洗,P+,扩散,(B),38,第三次光刻,P,型基区硼扩散孔,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,基区扩散,(B),39,第四次光刻,N+,发射区磷扩散孔,集电极和,N,型电阻的接触孔,以及外延层的反偏孔。,Al,N-Si,欧姆接触：,N,D,10,19,cm,-3,，,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,N+,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,扩散,40,第五次光刻,引线接触孔,SiO,2,N+,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,N-epi,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,41,第六次光刻,金属化内连线：反刻铝,SiO,2,AL,N+,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,N-epi,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,蒸铝,42,CMOS,工艺集成电路,43,CMOS,集成电路工艺,以,P,阱硅栅,CMOS,为例,1.1,次光刻,-,阱区光刻，刻出阱区注入孔,N-Si,N-Si,SiO,2,生长氧化层,刻出注入孔,44,2,。阱区注入及推进，形成阱区,N-Si,P-,45,3,。去除,SiO,2,，,长薄氧，长,Si,3,N,4,N-Si,P-,Si,3,N,4,46,4.,二次光刻,-,有源区光刻,N-Si,P-,Si,3,N,4,47,5.,三次光刻,-N,管场区光刻，,N,管场极注入，以提高场开启，减少闩锁效应及改善阱的接触。,光刻胶,N-Si,P-,B+,48,6,。光,III-N,管场区光刻，刻出,N,管场区注入孔；,N,管场区注入。,N-Si,P-,49,7.,四次光刻,-p,管场区光刻，,p,管场区注入，调节,PMOS,管的开启电压，生长多晶硅。,N-Si,P-,B+,50,8.,五次光刻,-,多晶硅光刻，形成多晶硅栅及多晶硅电阻,多晶硅,N-Si,P-,51,9.,六次光刻,-P+,区光刻，,P+,区注入。形成,PMOS,管的源、漏区及,P+,保护环。,N-Si,P-,B+,52,10.,七次光刻,-N,管场区光刻，,N,管场区注入，形成,NMOS,的源、漏区及,N+,保护环。,光刻胶,N-Si,P-,As,53,11.,增长,PSG,（,磷硅玻璃,）,磷硅玻璃的质量也至关重要,主要起对电路的保护作用,PSG,N-Si,P+,P-,P+,N+,N+,54,12.,八次光刻,-,引线孔光刻。,PSG,N-Si,P+,P-,P+,N+,N+,55,13.,九次光刻,-,引线孔光刻（反刻,AL,）。,PSG,N-Si,P+,P-,P+,N+,N+,VDD,IN,OUT,P,N,S,D,D,S,56,目前所有半导体设备均采用了计算机控制，,工艺参数可以通过计算机程序进行调整控制。,成熟的设备完全采用了片盒对片盒操作，扩,散、光刻、清洗等。,有一些设备还需要操作人员装片。但工艺控,制还是有计算机来完成。,57,集成电路中几种电阻的产生,AL,SiO,2,R+,P,P+,P-SUB,N+,R-,VCC,N+-BL,N-epi,P+,1.,基区硼扩散电阻,在做硼扩散工艺时，按照电阻图形做电阻。,58,59,集成电路中电阻,2,SiO,2,R,N+,P+,P-SUB,R,N+-BL,N-epi,P+,发射区磷扩散电阻,在进行磷扩散时做电阻。,60,集成电路中电阻,3,基区沟道电阻,SiO,2,R,N+,P+,P-SUB,R,N+-BL,N-epi,P+,P,61,集成电路中电阻,4,外延层电阻,SiO,2,R,P+,P-SUB,R,N-epi,P+,P,N+,62,集成电路中电阻,5,MOS,中多晶硅电阻,SiO,2,Si,多晶硅,氧化层,其它：,MOS,管电阻,63,集成电路中电容,1,SiO,2,A-,P+,P-SUB,B+,N+-BL,N+E,P+,N,P+-I,A-,B+,Cjs,发射区扩散层,隔离层,隐埋层扩散层,PN,电容,64,集成电路中电容,2,MOS,电容,Al,SiO,2,AL,P+,P-SUB,N-epi,P+,N+,N+,65,主要制程介绍,66,清洗技术,工艺,清洁源,容器,清洁效果,剥离光刻胶,氧等离子体,平板反应器,刻蚀胶,去聚合物,H,2,SO,4,:H,2,O=6:1,溶液槽,除去有机物,去自然氧化层,HF:H,2,O1:50,溶液槽,产生无氧表面,旋转甩干,氮气,甩干机,无任何残留物,RCA1#(,碱性,),NH,4,OH:H,2,O,2,:H,2,O=1:,氨水,:,双氧水,:,水,1:1.5,溶液槽,除去表面颗粒,RCA2#(,酸性,),HCl,:,H,2,O,2,:H,2,O,盐酸,:,双氧水,:,水,=1:1:5,溶液槽,除去重金属粒子,DI,清洗,去离子水,溶液槽,除去清洗溶剂,67,光 学 显 影,光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。,光学显影主要包含了,感光胶涂布、烘烤、光罩对准、曝光和显影等程序。,关键技术参数,:,最小可分辨图形尺寸,Lmin(nm),聚焦深度,DOF,曝光方式,:,紫外线、,X,射线、电子束、极紫外,68,蚀刻技术（,Etching Technology,）,蚀刻技术（,Etching Technology,）是将材料使用化学反,应物理撞击作用而移除的技术。可以分为,:,湿法刻蚀（,wet etching,）,:,湿蚀刻所使用的是化学溶,液，在经过化学反应之后达到蚀刻的目的,.,干法蚀刻（,dry etching,）,:,干蚀刻则是利用一种电浆,蚀刻（,plasma etching,）。电浆蚀刻中蚀刻的作用，可,能是电浆中离子撞击晶片表面所产生的物理作用，或者,是电浆中活性自由基（,Radical,）与晶片表面原子間的化,学反应，甚至也可能是以上兩者的复合作用。,现在主要应用技术,:,等离子体刻蚀,69,常见湿法蚀刻技术,腐蚀液,被腐蚀物,H,3,PO,4,(85%):HNO,3,(65%):CH,3,COOH(100%):H,2,O:NH,4,F(40%,）,=76,：,3,：,15,：,5,：,0.01,磷：硝：冰醋酸：水：氟化氨,Al,NH,4,(40%):HF(40%)=7:1,磷硅玻璃,SiO2,PSG,H,3,PO,4,(85%),磷酸,Si3N4,HF(49%):HNO,3,(65%):CH,3,COOH(100%),=,氢氟酸,2:,硝酸,15:,醋酸,5,Si,KOH(3%50%),氢氧化钾 各向异向,Si,NH,4,OH:H,2,O,2,(30%):H,2,O=1:1:5,氨水,:,双氧水,:,水,HF(49%):H,2,O=1:100,氢氟酸,:,水,Ti,、,Co,钛、钴,HF(49%):NH,4,F(40%)=1:10,氢氟酸,:,氟化氨,TiSi2,70,CVD,化学气相沉积,是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（,film,）的一种沉积技术。,CVD,技术是半导体,IC,制程中运用极为广泛的薄膜形成方法，如介电材料（,dielectrics,）、导体或半导体等薄膜材料几乎都能用,CVD,技术完成。,71,化學气相沉積,CVD,气体,气体,72,化 学 气 相 沉 积 技 术,常用,CVD,技术有：,(1),常压化学气相淀积 （,APCVD,）；,(2),低压化学气相淀积 （,LPCVD,）；,(3),等离子化学气相淀积（,PECVD,）,较为常见的,CVD,薄膜包括有：,二氧化硅（通常直接称为氧化层）,氮化硅,多晶硅,耐火金属与这类金属之其硅化物,73,物理气相淀积（,PVD,）,主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，由在高真空中将氩离子加速以撞击溅靶材后,可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）沉积在硅片表面。,PVD,以真空、溅射、离子化或离子束等方法使純金属挥发，与碳化氢、氮气等气体作用，加热至,400,600,（約,1,3,小时）后，蒸镀碳化物、氮化物、氧化物及硼化物等,1,10m,厚的微细颗粒薄膜，,PVD,可分为三种技术：,(1),蒸镀（,Evaporation,）；,(2),分子束磊晶成長,(Molecular Beam Epitaxy MBE),；,(3),溅镀（,Sputter,）,74,物理气相沉积技术,PVD,物理气相沉积技术，是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。,离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以,垂直,的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。,这样做可以让这些金属原子针对,极窄、极深的结构进行沟填,，以形成极均匀的表层，尤其是在最底层的部份。,75,离子注入（,Ion Implant,）,离子注入技术可将掺质以离子型态注入到半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被,加速,至具有足够能量与速度,以穿透（注入）薄膜，到达预定的注入深度。离子注入制程可对注入区内的杂质浓度加以,精确控制,。基本上，此杂质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子注入之深度则由,离子束能量,之大小来决定。,离子注入机分：,大束流注入机和中束流注入机,76,化学机械研磨技术,化学机械研磨技术（化学机器磨光,CMP,）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使,晶圆,表面达到全面性的平坦化，以利后续薄膜沉积之进行。,在,CMP,制程的设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响,CMP,制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。,77,制,程,监,控,采用线宽,CD,测量仪，以确保制程之正确性。,一般而言，只有在微影图案（照相平版印刷的,patterning,）与后续之蚀刻制程执行后，才会进行微距的量测,。,78,光罩,(,刻,),检测（,Retical,检查）,光罩是高精密度的石英平板，是用来制作晶圆上,电子电路图像，以利集成电路的制作。光罩必须是完美,无缺，才能呈现完整的电路图像，否则不完整的图像会,被复制到晶圆上。光罩检测机台则是结合影像扫描技术,与先进的影像处理技术，捕捉图像上的缺失。,当晶圆从,一个制程往下个制程进行时，图案晶圆检测系统可用来,检测出晶圆上是否有瑕疵包括有,微尘粒子、断线、短,路、以及其它各式各样的问题,。此外，对已印有电路图,案的图案晶圆成品而言，则需要进行深次微米范围之瑕,疵检测。,一般来说，图案晶圆检测系统系以白光或雷射,光来照射晶圆表面。再由一或多组侦测器接收自晶圆表,面绕射出来的光线，并将该影像交由高功能软件进行底,层图案消除，以辨识并发现瑕疵。,79,铜线工艺,在传统铝金属导线无法突破瓶颈之情况下，经过,多年的研究发展，铜导线已经开始成为半导体材料的,主流,。,由于铜的电阻值比铝还小，因此可在较小的,面积上承载较大的电流。,让厂商得以生产速度更快、,电路更密集，且效能可提升约,30-40,的芯片。亦由,于铜的,抗电子迁移,（电版移民）能力比铝好,(,活跃,),，,因此可减轻其电移作用，提高芯片的可靠度。在半导,体制程设备供货商中，只有,应用材料公司,能提供完整,的,铜制程全方位解决方案与技术,。包括薄膜沉积、蚀,刻、电化学电镀及化学机械研磨等。,80,晶圆制程中测量和缺陷检查,集成电路测量学,是测量制造工艺的性能以,确保达到质量规范标准的一种必要的方法。,需要三个条件：样片、测量设备和分析数据。,常用的仪器有：,通用仪器有：四探针方块电阻测量仪,椭偏仪：非破坏、非接触的光学测量仪器,测量透明的薄膜,光学显微镜：,X,射线薄膜厚度测量仪：,台阶仪；,C-V,测试仪；膜厚测量仪等。,81,扫描电镜,膜厚测量仪,晶园测量仪,光刻对位测量仪,台阶仪,CV,测试仪,表面电荷分析仪,椭偏仪,82,半导体制造过程,-,后工序,83,后段（,Back End,）,封装（,Packaging,）：,IC,封装依使用材料可分为陶瓷（,ceramic,）及塑,料（,plastic,）两种，目前商业应用上则以塑料,封装为主。,以塑料封装中压焊接合为例，其步骤依序为,晶圆划片（,die saw,）,上芯（,diemount/die bond,）,焊线（,wire bond,）,封塑（,mold,）,切筋成型（,trim/form,）,打印（,mark,）,电镀（,plating,）及检验（,inspection,）等。,测试制程（,Initial Test and Final Test,）,84,1,晶片划片（,Die Saw,）,硅片划片是把前工序加工完成的晶圆上管芯,采用划片机进行高精度切割。,采用,0.2,微米工艺技术生产，在八寸硅片上,可制作近,600,个,以上的,64MDROM,。,要进行划片，首先必须进行硅片贴膜，再送,至晶片划片机上进行划片。之后管芯依然排列,在胶带上，而,框架,的支撑避免了胶带的皱折与,管芯与管芯之间相互碰撞。,85,2.,上芯（,Die Bond,）,上芯的目的是采用银浆（,epoxy,）将管,芯粘贴固定在导线框架上粘住固定。,上芯成之后框架则由传输设备送至弹夹,（,magazine,）內，以送至下一道工序进行,压焊。,管芯与管脚框架依靠金丝连接。,86,3,压焊（,Wire Bond,）,最后采用压焊台将管芯的压焊点采用金丝、铝丝或铜丝与框架压点外拉出管脚（,Pin,），称之为压焊，作为与外界电路连接之用。,87,4.,封装（,Mold,）,塑封的主要目的为防止湿气由外部侵入、,以机械方式支持导线、內部产生热量之去,除及提供能夠手持之形体。其过程为将导,线架置于框架上並預熱，再将框架置于压,模机上的构装模上，再以树脂充填并待硬,化。,88,5.,切筋,/,成形（,Trim/Form,）,切筋的目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（,dejunk,）。成形之目的則是將外引脚压成各种预先设计好的形狀，以便于装置在电路板上使用。剪切与成形主要由一部种压机配上多套不同制程模具，加上进料及出料机构所組成。,89,6.,打印（,Mark,）,印字是将字体打印在封装好的器件表面。其目的在于注明商品之規格及制造厂家的信息。,通常使用激光打标和油墨达标。,90,7,检验（,Inspection,）,1,、尺寸检测：投影仪,2,、透视机：,X-RAY,。,3,、超生波扫描：,C-SAM,4,、开短路测试。,5,、功能测试。,6,、高低温循环实验。,7,、高压蒸煮实验。,8,、回流焊。,9,、易焊性实验。,10,、,引线的拉力试验,外观项目检查包括諸如：外引脚之平整性、共面度、腳距、印字是否清晰及胶体是否有損傷等的外观检验。,91,硅器件失效机理,1,氧化层失效：针孔、热电子效应,2,层间分离：,AL-Si,、,Cu-Si,合金与衬底热膨胀系数不匹配。,3,金属互连及应力空洞,4,机械应力,5,电过应力,/,静电积累,6 LATCH-UP,闩锁效应。,7,离子污染,92,典型的测试和检验过程,93,1,。芯片测试（,wafer sort,）,2,。芯片目检（,die visual,）,3,。芯片粘贴测试（,die attach,）,4,。压焊强度测试（,lead bond strength,）,5,。稳定性烘焙（,stabilization bake,）,6,。温度循环测试（,temperature cycle,）,7,。离心测试（,constant acceleration,）,94,8,。渗漏测试（,leak test,）,9,。高低温电测试,10,。高温老化（,burn-in,）,11,。老化后测试（,post-burn-in electrical test,）,95,芯片封装简介,96,一、,DIP,双列直插式封装,DIP(DualIn,line Package),绝大多数中小规模集成电路,(IC),其引脚数一般不超过,100,个。,DIP,封装具有以下特点：,1.,适合在,PCB(,印刷电路板,),上穿孔焊接，操作方便。,2.,芯片面积与封装面积之间的比值较大，故体积也较大。,Intel,系列,CPU,中,8088,就采用这种,封装形式，缓存,(Cache),和早期,的内存芯片也是这种封装形式。,97,Through-Hole Axial&Radial,DIP(,雙列式插件),Use(,用途):,Dual-Inline-Package,Class letter(,代號):,Depend,Value Code(,單位符號):,Making on component,Tolerance(,誤差):,None,Orientation(,方向性):,Dot or notch,Polarity(,极性):,None,98,Through-Hole Axial&Radial,SIP(,單列式插件),Use(,用途):,Single-Inline-Package for resistor network or diode arrays,Class letter(,代號):,RP,RN for resistor network,D or CR for diode array.,Value Code(,單位符號):,Value may be marked on component in the following way.E.g.8x2k marking for eight 2K resistors in one resistor network.,Tolerance(,誤差):,None,Orientation(,方向性):,Dot,band or number indicate pin 1,Polarity(,极性):,None,99,Surface Mount Component(,表面帖裝元件),SOIC,SO,SOL,SOJ,VSOP,SSOP,QSOP,TSOP,Description,Small Outline IC,Small Outline,Small Outline,Large,Small Outline J-Lead,Very Small Outline Package,Shrink Small Outline Package,Quarter Small Outline Package,Thin Small Outline Package,#,of Pins,8-56,8-16,16-32,16-40,32-56,8-30,20-56,20-56,Body Width,Various,156,mils(3.97 mm),300-400,mils(6.63-12.2 mm),300-400,mils(6.63-12.2 mm),300,mils(6.63 mm),208,mils(5.3 mm),156,mils(3.97 mm),208,mils(5.3 mm),Lead Type,Gull-wing,J-lead,Gull-wing,Gull-wing,J-Lead,Gull-wing,Gull-wing,Gull-wing,Gull-wing,Lead Pitch,20,to 50 mils,50,mils(1.27 mm),50,mils(1.27 mm),50,mils(1.27 mm),25,mils(0.65 mm),25,mils(0.65 mm),25,mils(0.65 mm),20,mils(0.5mm),100,Surface Mount Component(,表面帖裝元件),PLCC,Description:Small Outline Integrated Circuit(SOIC),Class letter:U,IC,AR,C,Q,R,Lead Type:J-lead,#of Pins:20-84(Up to 100+),Body Type:Plastic,Lead Pitch:50 mils(1.27 mm),Orientation:Dot,notch,stripe indicate pin 1 and lead counts counterclockwise.,101,Surface Mount Component(,表面帖裝元件),MELF(,金屬電极表面連接元件),Description(,描述):,Metal Electrode Face(MELF)have metallized terminals cylindrical body.MELF component include Zener diodes,Resistors,Capacitors,and Inductors.,Class letter:Depends