ispLever使用教程演示幻灯片.ppt

,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,1,、,VHDL,的文本方式设计,ISPLEVER,软件的使用方法,1,点击程序,Lattice Semiconductor,ispLEVER Project Navigator,2,点击,File New Project,3,输入项目名，选,VHDL,，点下一步,4,选器件,5,点击下一步,6,点击完成,7,8,点击,Source New,9,选,VHDL Module,10,填入文件名、实体名（两者要一致）和,结构体名,11,点,OK,12,13,输入程序,14,保存,15,退出,16,17,点击,dff1(dff1.vhd),18,双击,Synplify Synthesize VHDL File,源程序编写完成以后是,综合,19,20,21,双击,VHDL Test Bench Template,22,23,双击,Generate Schematic Symbol,24,25,点击器件,ispLSI1032E-70LJ84,26,双击,Fit Design,27,28,29,30,下载,31,32,33,34,35,36,2,、,VHDL,的原理图方式设计,（八）,ISPLEVER,软件的使用方法,37,点击,File New Project,38,39,选器件,40,点击下一步,41,点击完成,42,43,点击,Source New,44,45,46,47,48,49,50,后面的操作同前,51,作业：用,VHDL,语言：,1,、设计一个,3,线,8,线译码器；,2,、设计一个上升沿触发,JK,触发器。,CLR,J Q,K,52,library ieee;,use ieee.std_logic_1164.all;,entity dff1 is,port(clk,d:in std_logic;,q:out std_logic);,end;,architecture rtl of dff1 is,begin,process(clk),begin,if(clkevent and clk=1)then,q=d;,end if;,end process;,end rtl;,53,library ieee;,use ieee.std_logic_1164.all;,entity and_gate is,PORT(A,B:IN std_logic;X:OUT std_logic);,end;,architecture rtl of and_gate is,begin,X=A AND B;,end rtl;,54,library ieee;,use ieee.std_logic_1164.all;,entity decoder_38 is,PORT(input:IN std_logic_vector(2 downto 0);,output:OUT std_logic_vector(7 downto 0);,end;,architecture rtl1 of and_gate is,begin,Xoutputoutputoutputoutputoutputoutputoutputoutputyoutyoutyoutyoutyoutyoutyoutyoutyyyyyyyy=01111111;,end case;,end process;,end rtl;,58,